1
、 下麵的一些係統要特別注意抗電磁幹擾：
 

（1）微控製器時鍾頻率特別高，總線周期特別快的係統。

（2）係統含有大功率，大電流驅動電路
，如產生火花的繼電器，大電流開關等。

（3）含微弱模擬信號電路以及高精度A/D變換電路的係統。

 

 

2、 為增加係統的抗電磁幹擾能力采取如下措施：
 

（1）選用頻率低的微控製器：

xuanyongwaishizhongpinlvdideweikongzhiqikeyiyouxiaojiangdizaoshenghetigaoxitongdekangganraonengli。tongyangpinlvdefangbohezhengxianbo，fangbozhongdegaopinchengfenbizhengxianboduodeduo。suiranfangbodegaopinchengfendebodefudu
，bijiboxiao，danpinlvyuegaoyuerongyifashechuchengweizaoshengyuan，weikongzhiqichanshengdezuiyouyingxiangdegaopinzaoshengdayueshishizhongpinlvde3倍。

 

（2）減小信號傳輸中的畸變

微控製器主要采用高速CMOS技術製造。信號輸入端靜態輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當高，高速CMOS電路的輸出端都 有(you)相(xiang)當(dang)的(de)帶(dai)載(zai)能(neng)力(li)
，即(ji)相(xiang)當(dang)大(da)的(de)輸(shu)出(chu)值(zhi)，將(jiang)一(yi)個(ge)門(men)的(de)輸(shu)出(chu)端(duan)通(tong)過(guo)一(yi)段(duan)很(hen)長(chang)線(xian)引(yin)到(dao)輸(shu)入(ru)阻(zu)抗(kang)相(xiang)當(dang)高(gao)的(de)輸(shu)入(ru)端(duan)，反(fan)射(she)問(wen)題(ti)就(jiu)很(hen)嚴(yan)重(zhong)，它(ta)會(hui)引(yin)起(qi)信(xin)號(hao)畸(ji)變(bian)，增(zeng)加(jia)係(xi)統(tong)噪(zao)聲(sheng)。 當Tpd＞Tr時

，就成了一個傳輸線問題，必須考慮信號反射，阻抗匹配等問題。

 

信(xin)號(hao)在(zai)印(yin)製(zhi)板(ban)上(shang)的(de)延(yan)遲(chi)時(shi)間(jian)與(yu)引(yin)線(xian)的(de)特(te)性(xing)阻(zu)抗(kang)有(you)關(guan)
，即(ji)與(yu)印(yin)製(zhi)線(xian)路(lu)板(ban)材(cai)料(liao)的(de)介(jie)電(dian)常(chang)數(shu)有(you)關(guan)。可(ke)以(yi)粗(cu)略(lve)地(di)認(ren)為(wei)，信(xin)號(hao)在(zai)印(yin)製(zhi)板(ban)引(yin)線(xian)的(de)傳(chuan)輸(shu)速(su)度(du)，約(yue)為(wei)光(guang)速(su)的(de)1/3到1/2之間。微控製器構成的係統中常用邏輯電話元件的Tr（標準延遲時間）為3到18ns之間。

 

在印製線路板上
，信號通過一個7W的電阻和一段25cm長的引線
，線上延遲時間大致在4~20ns之間。也就是說，信號在印刷線路上的引線越短越好
，最長不宜超過25cm。而且過孔數目也應盡量少，最好不多於2個。

 

當dang信xin號hao的de上shang升sheng時shi間jian快kuai於yu信xin號hao延yan遲chi時shi間jian，就jiu要yao按an照zhao快kuai電dian子zi學xue處chu理li。此ci時shi要yao考kao慮lv傳chuan輸shu線xian的de阻zu抗kang匹pi配pei
，對dui於yu一yi塊kuai印yin刷shua線xian路lu板ban上shang的de集ji成cheng塊kuai之zhi間jian的de信xin號hao傳chuan輸shu
，要yao避bi免mian出chu現xianTd＞Trd的情況
，印刷線路板越大係統的速度就越不能太快。

 

用以下結論歸納印刷線路板設計的一個規則：
 

信號在印刷板上傳輸，其延遲時間不應大於所用器件的標稱延遲時間。

 

（3）減小信號線間的交叉幹擾：

A點一個上升時間為Tr的階躍信號通過引線AB傳向B端。信號在AB線上的延遲時間是Td。在D點，由於A點信號的向前傳輸，到達B點後的信號反射 和AB線的延遲，Td時間以後會感應出一個寬度為Tr的頁脈衝信號。在C點，由於AB上信號的傳輸與反射，會感應出一個寬度為信號在AB線上的延遲時間的 兩倍，即2Td的正脈衝信號。這就是信號間的交叉幹擾。幹擾信號的強度與C點信號的di/at有關
，與線間距離有關。當兩信號線不是很長時，AB上看到的 實際是兩個脈衝的迭加。

 

CMOS工藝製造的微控製由輸入阻抗高，噪聲高，噪聲容限也很高，數字電路是迭加100~200mv噪聲並不影響其工作。若圖中AB線是一模擬信 號hao，這zhe種zhong幹gan擾rao就jiu變bian為wei不bu能neng容rong忍ren。如ru印yin刷shua線xian路lu板ban為wei四si層ceng板ban，其qi中zhong有you一yi層ceng是shi大da麵mian積ji的de地di
，或huo雙shuang麵mian板ban
，信xin號hao線xian的de反fan麵mian是shi大da麵mian積ji的de地di時shi
，這zhe種zhong信xin號hao間jian的de交jiao叉cha幹gan擾rao就jiu會hui變bian小xiao。原yuan 因是
，大麵積的地減小了信號線的特性阻抗，信號在D端的反射大為減小。特性阻抗與信號線到地間的介質的介電常數的平方成反比
，與介質厚度的自然對數成正 比。若AB線為一模擬信號
，要避免數字電路信號線CD對AB的幹擾，AB線下方要有大麵積的地，AB線到CD線的距離要大於AB線與地距離的2~3倍。可 用局部屏蔽地，在有引結的一麵引線左右兩側布以地線。

 

（4）減小來自電源的噪聲

電(dian)源(yuan)在(zai)向(xiang)係(xi)統(tong)提(ti)供(gong)能(neng)源(yuan)的(de)同(tong)時(shi)，也(ye)將(jiang)其(qi)噪(zao)聲(sheng)加(jia)到(dao)所(suo)供(gong)電(dian)的(de)電(dian)源(yuan)上(shang)。電(dian)路(lu)中(zhong)微(wei)控(kong)製(zhi)器(qi)的(de)複(fu)位(wei)線(xian)
，中(zhong)斷(duan)線(xian)，以(yi)及(ji)其(qi)它(ta)一(yi)些(xie)控(kong)製(zhi)線(xian)最(zui)容(rong)易(yi)受(shou)外(wai)界(jie)噪(zao)聲(sheng)的(de)幹(gan)擾(rao)。電(dian)網(wang)上(shang)的(de)強(qiang)幹(gan)擾(rao)通(tong)過(guo)電(dian)源(yuan)進(jin)入(ru)電(dian)路(lu)，即(ji)使(shi)電(dian)池(chi)供(gong)電(dian)的(de)係(xi)統(tong)，電(dian)池(chi)本(ben)身(shen)也(ye)有(you)高(gao)頻(pin)噪(zao)聲(sheng)。模(mo)擬(ni)電(dian)路(lu)中(zhong)的(de)模(mo)擬(ni)信(xin)號(hao)更(geng)經(jing)受(shou)不(bu)住(zhu)來(lai)自(zi)電(dian)源(yuan)的(de)幹(gan)擾(rao)。

 

（5）注意印刷線板與元器件的高頻特性

在高頻情況下，印刷線路板上的引線，過孔
，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻 產生對高頻信號的反射，引線的分布電容會起作用，當長度大於噪聲頻率相應波長的1/20時，就產生天線效應
，噪聲通過引線向外發射。

印刷線路板的過孔大約引起0.6pf的電容。

一個集成電路本身的封裝材料引入2~6pf電容。

一個線路板上的接插件

，有520nH的分布電感。一個雙列直扡的24引腳集成電路扡座，引入4~18nH的分布電感。

這些小的分布參數對於這行較低頻率下的微控製器係統中是可以忽略不計的；而對於高速係統必須予以特別注意。

 

（6）元件布置要合理分區

元(yuan)件(jian)在(zai)印(yin)刷(shua)線(xian)路(lu)板(ban)上(shang)排(pai)列(lie)的(de)位(wei)置(zhi)要(yao)充(chong)分(fen)考(kao)慮(lv)抗(kang)電(dian)磁(ci)幹(gan)擾(rao)問(wen)題(ti)，原(yuan)則(ze)之(zhi)一(yi)是(shi)各(ge)部(bu)件(jian)之(zhi)間(jian)的(de)引(yin)線(xian)要(yao)盡(jin)量(liang)短(duan)。在(zai)布(bu)局(ju)上(shang)，要(yao)把(ba)模(mo)擬(ni)信(xin)號(hao)部(bu)分(fen)，高(gao)速(su)數(shu)字(zi)電(dian)路(lu)部(bu)分(fen)，噪(zao)聲(sheng)源(yuan)部(bu)分(fen)（如繼電器，大電流開關等）這三部分合理地分開，使相互間的信號耦合為最小。

 

（7）處理好接地線

印刷電路板上，電源線和地線最重要。克服電磁幹擾，最主要的手段就是接地。

對dui於yu雙shuang麵mian板ban


，地di線xian布bu置zhi特te別bie講jiang究jiu，通tong過guo采cai用yong單dan點dian接jie地di法fa
，電dian源yuan和he地di是shi從cong電dian源yuan的de兩liang端duan接jie到dao印yin刷shua線xian路lu板ban上shang來lai的de，電dian源yuan一yi個ge接jie點dian
，地di一yi個ge接jie點dian。印yin刷shua線xian路lu板ban上shang，要yao有you 多個返回地線，這些都會聚到回電源的那個接點上，就是所謂單點接地。所謂模擬地、數字地、大功率器件地開分，是指布線分開，而最後都彙集到這個接地點上 來(lai)。與(yu)印(yin)刷(shua)線(xian)路(lu)板(ban)以(yi)外(wai)的(de)信(xin)號(hao)相(xiang)連(lian)時(shi)
，通(tong)常(chang)采(cai)用(yong)屏(ping)蔽(bi)電(dian)纜(lan)。對(dui)於(yu)高(gao)頻(pin)和(he)數(shu)字(zi)信(xin)號(hao)，屏(ping)蔽(bi)電(dian)纜(lan)兩(liang)端(duan)都(dou)接(jie)地(di)。低(di)頻(pin)模(mo)擬(ni)信(xin)號(hao)用(yong)的(de)屏(ping)蔽(bi)電(dian)纜(lan)，一(yi)端(duan)接(jie)地(di)為(wei)好(hao)。

對噪聲和幹擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬罩屏蔽起來。

 

（8）用好去耦電容。

好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路板時
，每個集成電路的電源，地之間都要加 一個去耦電容。去耦電容有兩個作用：一方麵是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方麵旁路掉該器件的高頻噪聲。數字 電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的並行共振頻率大約在7MHz左右
，也就是說對於10MHz以下的噪聲有較好的去耦作 用，對40MHz以上的噪聲幾乎不起作用。

 

1uf，10uf電容，並行共振頻率在20MHz以上
，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的
，即使是用電池供電的係統也需要這種電容。

 

每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容
，電解電容是兩層溥膜卷起來的
，這種卷起來的結構在高頻時表現為電感，最好使用膽電容或聚碳酸醞電容。

 

去耦電容值的選取並不嚴格
，可按C=1/f計算；即10MHz取0.1uf，對微控製器構成的係統

，取0.1~0.01uf之間都可以。

 

3
、 降低噪聲與電磁幹擾的一些經驗
 

（1）能用低速芯片就不用高速的

，高速芯片用在關鍵地方。

（2）可用串一個電阻的辦法，降低控製電路上下沿跳變速率。

（3）盡量為繼電器等提供某種形式的阻尼。

（4）使用滿足係統要求的最低頻率時鍾。

（5）時鍾產生器盡量靠近到用該時鍾的器件。石英晶體振蕩器外殼要接地。

（6）用地線將時鍾區圈起來
，時鍾線盡量短。

（7）I/O驅qu動dong電dian路lu盡jin量liang靠kao近jin印yin刷shua板ban邊bian，讓rang其qi盡jin快kuai離li開kai印yin刷shua板ban。對dui進jin入ru印yin製zhi板ban的de信xin號hao要yao加jia濾lv波bo，從cong高gao噪zao聲sheng區qu來lai的de信xin號hao也ye要yao加jia濾lv波bo
，同tong時shi用yong串chuan終zhong端duan電dian阻zu的de辦ban法fa，減jian小xiao信xin號hao反fan射she。

（8）MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。

（9）閑置不用的門電路輸入端不要懸空
，閑置不用的運放正輸入端接地

，負輸入端接輸出端。（10）印製板盡量使用45折線而不用90折線布線以減小高頻信號對外的發射與耦合。

（11）印製板按頻率和電流開關特性分區

，噪聲元件與非噪聲元件要距離再遠一些。

（12）單麵板和雙麵板用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層板以減小電源，地的容生電感。

（13）時鍾、總線、片選信號要遠離I/O線和接插件。

（14）模擬電壓輸入線
、參考電壓端要盡量遠離數字電路信號線，特別是時鍾。

（15）對A/D類器件，數字部分與模擬部分寧可統一下也不要交叉。

（16）時鍾線垂直於I/O線比平行I/O線幹擾小，時鍾元件引腳遠離I/O電纜。

（17）元件引腳盡量短，去耦電容引腳盡量短。

（18）關鍵的線要盡量粗
，並在兩邊加上保護地。高速線要短要直。

（19）對噪聲敏感的線不要與大電流

，高速開關線平行。

（20）石英晶體下麵以及對噪聲敏感的器件下麵不要走線。

（21）弱信號電路，低頻電路周圍不要形成電流環路。

（22）任何信號都不要形成環路，如不可避免，讓環路區盡量小。

（23）每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。

（24）用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。