在zai一yi些xie地di形xing複fu雜za，不bu適shi合he人ren類lei出chu現xian的de區qu域yu需xu要yao進jin行xing數shu據ju采cai集ji的de情qing況kuang下xia
，都dou可ke以yi適shi當dang的de選xuan擇ze無wu線xian分fen布bu式shi采cai集ji來lai進jin行xing。現xian有you的de無wu線xian分fen布bu式shi采cai集ji係xi統tong中zhong
，往wang往wang使shi用yong單dan片pian機ji、DSP等作為係統的主控控製單元。但是由於其自身工作特點
，往往對於精確的定時控製以及並行處理能力上比FPGA弱。隨著FPGA等可編程邏輯器件的發展，為無線數據可靠傳輸提供了很好的實現平台。采用FPGA作為時序控製和信號處理的處理器，將使係統電路設計更加簡潔、可靠、靈活，可有效的縮短開發周期
，並降低開發成本。

1 無線分布式采集係統的設計背景

為此

，基於CycloneIV+STM32設計了一種新型的無線分布式采集係統，實現了數據的高可靠和同步傳輸。設計主要由3大部分組成：編碼器、譯碼器、無線收發電台。在對編碼器、譯碼器同步校準後，對待發送數據進行卷積編碼
，並轉換為串行數據。數據轉換為串行數據後，在串行數據幀頭加入Barker碼來實現幀的同步，並使用2條互為備份的數據傳送通道同時發送數據。在數據接收端檢測到barker碼後
，本地對互為備份的雙通道數據進行viterbi譯碼(本文設計的viterbi譯碼器采用並行結構，大大的降低譯碼時間)。譯(yi)碼(ma)結(jie)束(shu)後(hou)，本(ben)地(di)對(dui)雙(shuang)通(tong)道(dao)數(shu)據(ju)進(jin)行(xing)循(xun)環(huan)冗(rong)餘(yu)校(xiao)驗(yan)，並(bing)做(zuo)出(chu)判(pan)選(xuan)
，最(zui)後(hou)執(zhi)行(xing)相(xiang)應(ying)指(zhi)令(ling)。並(bing)在(zai)規(gui)定(ding)時(shi)間(jian)給(gei)出(chu)相(xiang)應(ying)反(fan)饋(kui)信(xin)號(hao)。設(she)計(ji)的(de)無(wu)線(xian)采(cai)集(ji)係(xi)統(tong)
，即(ji)使(shi)某(mou)一(yi)數(shu)據(ju)通(tong)道(dao)出(chu)現(xian)少(shao)量(liang)錯(cuo)碼(ma)

，係(xi)統(tong)仍(reng)能(neng)有(you)效(xiao)的(de)恢(hui)複(fu)出(chu)數(shu)據(ju)，並(bing)進(jin)行(xing)可(ke)靠(kao)的(de)數(shu)據(ju)傳(chuan)輸(shu)。係(xi)統(tong)添(tian)加(jia)了(le)監(jian)控(kong)模(mo)塊(kuai)
，實(shi)時(shi)備(bei)份(fen)上(shang)傳(chuan)的(de)數(shu)據(ju)並(bing)監(jian)控(kong)，如(ru)發(fa)現(xian)不(bu)能(neng)正(zheng)常(chang)上(shang)傳(chuan)，則(ze)啟(qi)用(yong)備(bei)用(yong)模(mo)塊(kuai)保(bao)證(zheng)整(zheng)個(ge)係(xi)統(tong)正(zheng)常(chang)工(gong)作(zuo)。係(xi)統(tong)不(bu)僅(jin)能(neng)實(shi)現(xian)數(shu)據(ju)的(de)高(gao)可(ke)靠(kao)和(he)同(tong)步(bu)傳(chuan)輸(shu)，而(er)且(qie)具(ju)有(you)很(hen)好(hao)的(de)適(shi)用(yong)性(xing)，可(ke)廣(guang)泛(fan)應(ying)用(yong)工(gong)業(ye)中(zhong)。

2 無線分布式采集係統簡介

2．1 係統硬件簡介

無線分布式采集係統包括編碼器、譯碼器(編碼器、譯碼器硬件完全相同

，隻是配置邏輯不同，可配置為編碼器
、譯碼器、中繼站)和無線通信電台。如圖1所示


，這是一個最簡單的一對一式分布式係統。

編碼器作為上位機與譯碼器之間的橋梁，通過USB／RS485通道進行發送
、接收命令和數據。譯碼器接收編碼器發來的命令進行配置和采集
，並將數據存儲至DDR2中。譯碼器收到上傳命令後，上傳數據至編碼器。

編碼器／譯碼器硬件係統框圖如圖2所示。本係統主控單元由FPGA完成。FPGA選用Altera公司的EP4CGX30F407，邏輯單元為29440個，80個18×18乘法器，多達290個用戶自定義IO。STM32作為監控和備用單元組成係統的基本架構
，STM32F407ZG係列是基於高性能的ARM CortexTM-M4F的32位RISC內核，工作頻率高達168 MHz
，該STM32F407ZG係列采用高速嵌入式存儲器(多達1 MB閃存，高達192 KB的SRAM)
，擁有3個12位ADC，2個DAC，1個低功耗RTC，12個通用16位定時器
，2個通用32位定時器。人機交互部分由16X2液晶顯示字符模塊和4個按鍵組成，其主要功能是通過按鍵對基站編號設置並顯示在LCD上。

無線模塊選用WSN-03係列無線模塊作為收發平台，工作電壓為5 V，傳輸速率和工作頻段等都可配置。目前傳輸速率最大為115 200b ps
，工作頻為433 MHz可調。無線模塊與FPGA主要以RXD／A
，TXD／B，NRST(複位控製)，SET(設置模塊參數)，SLP(休眠控製)信號線連接。GPS模塊選用VKl6U6進行定位
，與FPGA以UART接口連接，波特率定位9600 bps。ADC選用基於△-Σ技術的32 bits高精度低功耗模數轉換芯片ADSl282
，采樣信號電平範圍：差分輸人一2．5～+2．5 V。單個譯碼器有6個采集通道，以2 k采樣率，采樣時常16 S來計算，單個譯碼器純數據量為6×2 k×16×24—6144 Kbits。

考慮到編碼器
，一次采樣，8個基站的數據經編碼後數據總量為98 304 Kbits
，所以編碼器和譯碼器需增加l片Micron Technology公司的MT47H256M8HG-37E IT(256Meg×8)作為緩存空間。由於DDR2 SDRAM需要特定的控製讀寫時序，係統直接采用Quartus II自帶的“DDR2 SDRAM High-Performance Controller”IP CORE。USB部分由2個通道組成
，一個是由FPGA、CY7C68013和USB接口組成；另一個由STM32(自帶USB驅動)和USB接口組成。同時本設計中還添加了RS485串口，使整個係統與上位機能保持實時通信
，為係統的遠程控製提供了可能，並能保持係統更新。

2．2 係統數據流程

係統的數據流程為：同步校準譯碼器，設置各個譯碼器接收命令後的延時-編碼器配置采集參數
、命令-譯碼器采集數據保存至DDR2中一各譯碼器分時接收數據上傳命令並上傳數據-編碼器將數據彙總保存至DDR2-數據收集齊後通過USB／RS485上傳至上位機。譯碼器節點配合計算機對各個點的數據進行輪詢采集
，它包含了無線傳輸模塊和與計算機通信的USB接口。STM32將組幀後的數據備份並實時監控FPGA，如在規定時間或未能按指令進行工作
，STM32將替代FPGA並使FPGA進入斷電狀態。
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2．3 係統組幀格式

編碼器與譯碼器之間是一對多的關係
，譯碼器分時上傳數據，譯碼器有2個通道，譯碼器有唯一的配置編號。數據幀的格式如圖3所示。數據幀中除20字節有效數據之外
，還包括組號、目的編號等。

為了改進接收信號質量，本係統引入信道編碼的方法來改善信道質量。具體如圖4所示。發送端對數據進行組幀
、並串轉換、卷積編碼、加入同步幀信息後，把數據發送至無線通信電台進行調製。接收端的無線通信電台對信號進行解調後發送數據至接收端的FPGA。接收端的FPGA檢測到幀同步信息後對接下來的數據保存，並進行Viterbi譯碼。FPGA對雙通道的數據進行冗餘校驗，並選擇正確的數據執行相關操作。

3 無線分布式采集係統數據傳輸的實現

3．1 可靠性

待發數據經卷積編碼，互為備份的雙通道發送，Viterbi譯碼，冗餘校驗
，數據判選
，係統能夠很好的進行無線收發。

3．1．1 卷積編碼

shujuzuzhenwanchenghou，youdiweizhigaoweijinxingbingchuanzhuanhuan，jinxingjuanjibianma。juanjibianmashiyizhongjiucuoxindaobianma，shiyoulianxudeshuruxinxixuliejingbianmahoudedaolianxushuchudebianmaxuliekou。yi(n，k
，m)來描述卷積碼，k為每次輸入到卷積編碼器的bit數，行為每k元組碼字對應的卷積碼輸出n元組碼字，m為編碼儲存度。卷積編碼生成的n元組元不僅與當前輸入有關係
，還與前麵m一1個輸入的k元組有關係。本係統采用(2，1
，4)卷積編碼器
，如圖5所示。圖中“+”代表異或。每bit經編碼後都有2 bit輸出(C1，C2)。

3．1．2 Viterbi譯碼

接收端有2個接收通道，互不幹擾。接收端對2個通道同時譯碼。譯碼采用Viterbi譯碼。Viterbi譯碼算法是一種卷積碼的解碼算法。Viterbi譯碼根據最大似然算法規則
，能達到最佳譯碼，特別適合向前糾錯。以本設計為例，根據圖5，編碼器4個延時狀態(0
，1)組成整個編碼器的16個狀態(D4D3D2D1)，每個狀態在編碼器輸入1或0時
，跳轉到另一個狀態。並且輸出也隨之改變。譯碼就是編碼的逆過程。算法規定任意t時刻收到的數據都要進行32次路徑值計算
、16次比較

，比較後每個狀態隻保存一個路徑值，為接下來計算減少了一半的運算量。反複208次，從16條tiao幸xing存cun路lu徑jing中zhong選xuan出chu一yi條tiao路lu徑jing值zhi最zui小xiao的de
，反fan推tui出chu這zhe條tiao路lu徑jing，得de出chu相xiang應ying的de譯yi碼ma輸shu出chu。考kao慮lv到dao每mei次ci譯yi碼ma後hou，譯yi碼ma器qi都dou能neng回hui到dao初chu始shi狀zhuang態tai
，所suo以yi源yuan數shu據ju最zui後hou加jia了le8 bit的“0”。本設計采用並行處理結構

，經214個周期還原出源碼。

在設計FPGA邏輯時，基本采用多條並行的流水線技術
，譯碼部分包含4個子模塊：加比選模塊、回溯模塊、存儲模塊和時鍾控製模塊。路徑值的計算和比較在3個時鍾周期內完成，4個模塊同時運行，大大的降低了譯碼時間。另外，為了提高FPGA效率，係統加入采樣觸發信號，保證係邏輯能夠穩定運行。

3．1．3 數據判選

經譯碼後
，接收端已接收到2組互為備份的數據。經實踐證明，簡單的並聯冗餘能大大的提高係統的可靠性。具體選擇流程如圖6所示。2路數據經Viterbi譯碼後，開始接收一幀數據，並寫入RAM中，同時計算CRC校驗

、幀完整性檢測

、ID是否符合本地。上述檢測都沒問題時，對2路幸存路徑的度量值進行比較
，選擇值小的通道作為最終數據。

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3．2 同步的實現

為了保證編碼器和譯碼器之間能嚴格實現同步
，數據幀需要加入同步幀。實現幀同步的方法通常有2種：起(qi)止(zhi)同(tong)步(bu)法(fa)和(he)集(ji)中(zhong)式(shi)插(cha)入(ru)同(tong)步(bu)法(fa)。起(qi)止(zhi)式(shi)同(tong)步(bu)比(bi)較(jiao)簡(jian)單(dan)
，一(yi)般(ban)在(zai)數(shu)據(ju)碼(ma)元(yuan)的(de)開(kai)始(shi)和(he)結(jie)束(shu)位(wei)置(zhi)加(jia)入(ru)特(te)定(ding)的(de)起(qi)始(shi)和(he)停(ting)止(zhi)脈(mai)衝(chong)來(lai)表(biao)示(shi)數(shu)據(ju)幀(zhen)的(de)開(kai)始(shi)和(he)結(jie)束(shu)。集(ji)中(zhong)插(cha)入(ru)式(shi)同(tong)步(bu)法(fa)中(zhong)插(cha)人(ren)的(de)同(tong)步(bu)碼(ma)要(yao)求(qiu)在(zai)接(jie)收(shou)端(duan)進(jin)行(xing)同(tong)步(bu)識(shi)別(bie)時(shi)出(chu)現(xian)偽(wei)同(tong)步(bu)的(de)概(gai)率(lv)盡(jin)可(ke)能(neng)低(di)，並(bing)且(qie)要(yao)求(qiu)該(gai)碼(ma)具(ju)有(you)尖(jian)銳(rui)的(de)自(zi)相(xiang)關(guan)特(te)性(xing)以(yi)便(bian)識(shi)別(bie)。7位巴克碼作為幀同步碼
，其局部自相關函數為：

由上公式計算可知，7位巴克碼的自相關函數在j一0時出現尖銳的單峰特性。設計中采用2組同步幀頭作為同步碼，同步幀頭由7位巴克碼和1 bit的0組成。

到現在為止
，待發數據bit數為：208×2+8×2-432 bits。經調製解調後
，接收端檢測幀同步信息，同步信息為2組11100100組成。每組同步信息高7位與7位巴克碼相比
，允許出錯位數在1位以內 。設P為碼元錯誤概率，行為同步碼組的碼元數

，m為判決其允許碼組中的錯誤碼元最大數
，在本係統中行n=7，m==1。在P=0.01時
，單一barker碼的漏同步概率為：

當2組同步幀都滿足時，幀同步建立
，接收端保 存接下來的數據。無線通信電台與FPGA以rs485連接
，如圖7所示
，FPGA檢測X是否為“0”，當檢測到“0”，不接收端對接下來的數據X與本地巴克碼對應位進行位異或運算。當檢測1 byte barker碼，錯1位以內時，發出一value脈衝。當檢測到2個value脈衝時，說明同步已建立，接收端開始存儲接下來的數據。

4 係統監控模塊的實現

STM32與FPGA連接如圖8所示，由於ARM與FPGA的相互通信直接影響著控製器的性能

，所以該並行總線的設計就成為一個非常關鍵的問題。該總線可以包括芯片的地址總線(ADDR[0..21])
、數據總線(DB[0..15])、控製總線、複位信號(nRST)以及中斷信號線(INT)

，其中控製總線包括使能信號(nOE)
、片選信號(nCS)、讀信號(nRD)、寫信號(nWE)，這樣做的好處是，將FPGA芯片存儲器化，即STM32可通過對特定地址的訪問來控製FPGA工作
，並且可通過共同的複位信號將STM32與FPGA芯片同時複位，盡量避免總線競爭和冒險現象的出現。

STM32與FPGA同時接收命令，在解析完命令後，FPGA應在規定的時間內發送數據
，FH認組幀完成時，發出INT信號至黜2申請中斷。如果STM32在規定時間內沒有接收到FPGA發來的INT信號，將開始計時，計時時間內未能接收INT信號，STM32將停止FPGA供電電源工作，由STM32代替FPGA工作，保證整個係統能穩定進行。

5 係統測試

編碼器實物如圖9所示。測試時搭建一對編碼

、譯碼器，采用12 V的直流電源供電。待 發數據為208 bits，即208’b00000000_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001
_00100110_01001001_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001_00100111_00111111；圖10顯示了測試中利用SignalTap II截取經卷積編碼後輸出的部分信號波形。其中z為串行輸人數據，yt為卷積編碼後輸出的數據。數據經無線發送後，經Viterbi譯碼，仿真圖形如圖11所示，編碼器發送的數據為208 bit S，data_out為譯碼輸出的部分數據

，譯碼數據與發送端的高低位順序相反。由於數據經發送後
，高低位互換，圖上隻截取了經Viterbi譯碼後的高27位的譯碼結果。經多次測試，數據傳輸正常，在少量不連續的錯碼情況下
，係統能夠自動糾正。

結語

在無線分布式采集係統設計中
，采用了基於卷積編碼、Viterbi譯碼的編碼和互為備份的雙通道傳輸方案，利用了FPGA內豐富的邏輯資源以及存儲資源，實現了數據的遠距離同步可靠傳輸。加入備份數據通道後，通過FPGA內部邏輯控製，在硬件上實現了對兩路數據的實時校驗及自動判選
，提高了係統的穩定性和可靠性。相比於“備份-重傳”等機製，該方法實現簡單、實時性好，即使某一通道不能正常工作
，係統仍能正常進行。

該無線分布采集係統
，滿足了現在同步觸發和數據量不大情況下的傳輸。本文提出的互為備份的雙通道編解碼
、數據冗餘傳輸機製，亦可應用相關無線傳輸領域，以提高遠距離數據傳輸的可靠性和穩定性。

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