這裏談談一些經驗和大家分享
，希望能對IC設計的新手有一定的幫助，能使得他們能少走一些彎路!

在IC工業中有許多不同的領域，IC設計者的特征也會有些不同。在A領域的一個好的IC設計者也許會花很長時間去熟悉B領域的知識。在我們職業生涯的開始
，我們應該問我們自己一些問題，我們想要成為怎樣的IC設計者？消費
？PC外圍？通信
？微處理器或DSP
？等等。

IC設計的基本規則和流程是一樣的
，無論啥樣的都會加到其中。HDL，FPGA和軟件等是幫助我們理解芯片的最好工具。IC的靈魂是知識。因此我們遇到的第一個挑戰將是獲得設計的相關信息

，然後理解信息並應用它。

但是有些信息不是免費的，我們需要加入一些協會或從如IEEE/ISOdengnaxiezuzhigoumaiyixiewendang。shejizheyinggaiyouhenqiangdebeijingzhishilaihenkuaidelijietamen，shenzhinenggaijincunzaidebiaozhunhuo。yigehaodeshejizheyinggaiyinggaiyouzugoudeshejijinenghegongjuyingyongzhishibingqiebuduandejileitamen。

例如：

8口以太網轉換HUB控製器

需要知識：IEEE802.3標準

，包括10MHZ以太網和100MHZ快速以太網。

相關領域：異步傳輸模式(ATM)

，IEEE802.11無限局域網，IEEE1394，USB等。

HDL，計算機仿真和隻能解決ASIC設計流程的數字部分。如果在ICzhongyourenhemonibufen，tajiangyilaimonishejizhehuoconglingwaidechangjiagoumai。shenzhiyixiechunshuzibufenyenengconglingwaiyixiechangjiagoumaiyijiasushangshishijian。naxiebushibeiwomenshejidebufenchengweiIP
，包括HDL代碼
，網表，硬核。對於我們設計的技術取決於硬核。一些IP是非常貴的
，如在USB2.0中的PHY。一yi些xie小xiao的de公gong司si沒mei有you足zu夠gou的de人ren力li和he軟ruan件jian資zi源yuan來lai完wan成cheng有you些xie工gong作zuo
，甚shen至zhi他ta們men不bu能neng在zai缺que貨huo期qi預yu定ding足zu夠gou的de晶jing原yuan，因yin此ci涉she及ji服fu務wu公gong司si取qu代dai了le他ta們men的de工gong作zuo。但dan並bing不bu是shi每mei個geIP都滿足我們的需要，有時我們需要在購買後作一些修改。我們要在設計前決定所要用到的IPs。

在設計開始，設計者必須理解所有相關的標準
、規(gui)範(fan)和(he)算(suan)法(fa)。但(dan)是(shi)有(you)許(xu)多(duo)方(fang)法(fa)來(lai)應(ying)用(yong)這(zhe)些(xie)規(gui)範(fan)和(he)算(suan)法(fa)。最(zui)好(hao)的(de)結(jie)構(gou)是(shi)快(kuai)速(su)和(he)最(zui)小(xiao)芯(xin)片(pian)尺(chi)寸(cun)的(de)結(jie)合(he)。不(bu)幸(xing)的(de)是(shi)
，快(kuai)速(su)的(de)需(xu)求(qiu)常(chang)常(chang)和(he)最(zui)小(xiao)芯(xin)片(pian)尺(chi)寸(cun)的(de)需(xu)求(qiu)是(shi)對(dui)立(li)的(de)。因(yin)此(ci)，在(zai)HDL編碼工作前規劃一個最優的結構也是一個重要的問題。
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例如：

1：除法器

chushubeiguding。zuikuaidefangfashizhabiao

，danshizhegefangfaxuyaodadeneicun。womenkeyikeyicongbeichushuzhongbuduandejianquchushuzhidaoxindebeichushubichushuxiao。tahuihuagengduodeshijiandanyongzuishaodeyingjian。haiyouxuduodefangfalaigoujianchufaqi，meizhongfangfadouyoutazijideyoudianhequedian。

2：圖像處理的動態評估器

從前一個圖片中發現最相似的8×8模mo塊kuai，在zai整zheng個ge電dian影ying剪jian輯ji中zhong。最zui基ji本ben的de有you全quan搜sou索suo和he三san步bu搜sou索suo的de方fang法fa。許xu多duo的de論lun文wen已yi經jing討tao論lun過guo優you化hua硬ying件jian複fu雜za度du和he速su度du的de結jie構gou
，這zhe裏li我wo不bu再zai祥xiang解jie釋shi。

一個好的設計者應該要被實際經驗培訓和不斷的。我們要在每個設計工作中非常小心和耐心。因為一個NRE將jiang會hui消xiao耗hao大da量liang的de金jin錢qian和he數shu周zhou的de時shi間jian
，如ru果guo他ta不bu小xiao心xin犯fan錯cuo，設she計ji者zhe將jiang會hui對dui金jin錢qian和he計ji劃hua失shi敗bai負fu責ze。經jing驗yan和he小xiao心xin也ye許xu是shi來lai完wan成cheng一yi個ge成cheng功gong的de設she計ji項xiang目mu最zui好hao的de方fang法fa。

以下條款是一些對一個穩步的和成功的設計的建議：(可能有些朋友也指出了其中的部分

，我這裏隻作簡要說明，可能稍有不同)

命名風格：

　　1、不要用關鍵字做信號名
；

　　2、不要在中用VERILOG關鍵字做信號名；

　　3

、命名信號用含義；

　　4、命名I/O口用盡量短的名字；

　　5
、不要把信號用高和低的情況混合命名
；

　　6、信號的第一個字母必須是A-Z是一個規則
；

　　7
、使模塊名
、實例名和文件名相同。

編碼風格：記住，一個好的代碼是其他人可以很容易閱讀和理解的。

　   1、盡可能多的增加說明語句；

　　2、在一個設計中固定編碼格式和統一所有的模塊
，根從項目領導者定義的格式；

　　3、把全部設計分成適合數量的不同的模塊或實體；

　　4、在一個always/process中的所有信號必須相關；

　　5、不要用關鍵字或一些經常被用來安全綜合的語法
；

　　6、不要用複雜邏輯；

　　7、在一個if語句中的所有條件必須相關；
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設計風格

　　1、強烈建議用同步設計；

　　2
、在設計時總是記住時序問題；

　　3、在一個設計開始就要考慮到地電平或高電平複位

、同步或異步複位、上升沿或下降沿觸發等問題，在所有模塊中都要遵守它；

　　4、在不同的情況下用if和case；

　　5、在鎖存一個信號或總線時要小心；

　　6、確信所有寄存器的輸出信號能夠被複位/置位
；

　　7
、永遠不要再寫入之前讀取任何內部存儲器(如SRAM)；

　　8、從一個時鍾到另一個不同的時鍾傳輸數據時用數據緩衝，他工作像一個雙時鍾FIFO
；

　　9、在VHDL中二維數組可以使用
，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合；

　　10、遵守register-inregister-out規則；

　　11、像synopsys的DC的綜合工具是非常穩定的
，任何bugs都不會從綜合工具中產生
；

　　12、確保FPGA版本與ASIC的版本盡可能的相似
，特別是SRAM類型，若版本一致是最理想的；

       13、在嵌入式存儲器中使用BIST；

　　14、虛單元和一些修正電路是必需的
；

　　15、一些簡單的測試電路也是需要的，經常在一個芯片中有許多測試模塊
；

　　16、除非低功耗不要用門控時鍾；

　　17、不要依靠腳本來保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器)

；

　　18、如果時間充裕，通過時鍾做一個多鎖存器來取代用MUX；

　　19、不要用內部tri-state，ASIC需要總線保持器來處理內部tri-state；

　　20、在toplevel中作padinsertion
；

　　21
、選擇pad時要小心(如上拉能力，施密特觸發器

，5伏耐壓等)；

　　22、小心由時鍾偏差引起的問題；

　　23、不要試著產生半周期信號
；

　　24、如果有很多函數要修正，請一個一個地作，修正一個函數檢查一個函數；

　　25
、在一個計算等式中排列每個信號的位數是一個好習慣，即使綜合工具能做；

　　26、不要使用HDL提供的除法器；

　　27、削減不必要的時鍾。它會在設計和布局中引起很多麻煩，大多數FPGA有1-4個專門的時鍾通道
；

以上是大家在設計中最好遵守的要點
，它可以使你的設計更好。

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