在高速數字電路設計中，由於趨膚效應
、臨近幹擾、電流高速變化等因素

，設計者不能單純地從數字電路的角度來審查自己的產品，而要把信號看作不穩定的模擬信號。采用頻譜分析儀對信號分析，可以發現，信號的高頻譜線主要來自於信號的變化沿而不是信號頻率。例如一個1MHz的信號，雖然時鍾周期為1weimiao，danshiruguoqibianhuayanshangshenghuoxiajiangshijianweinamiaoji，zezaipinpuyishangkeyiguanchadaopinlvgaodashubaizhaohezidepuxian。yinci，dianlushejizheyinggaigengjiaguanzhuxinhaodebianyan，yinweibianyanwangwangyejiushixinhaopinpuzuigao、最容易受到幹擾的地方。

　　

在同步設計中，數據的讀取需要基於時鍾采樣
，根據以上分析，為了得到穩定的數據
，時鍾的采樣點應該遠離數據的變化沿。

 

圖1是利用時鍾CLK的上升沿采樣數據DATA的示例。DATA發生變化後，需要等待至少Setup時間(建立時間)才能被采樣，而采樣之後
，至少Hold時間(保持時間)之內DATAbunengfashengbianhua。yincikeyikanchu，qijiandejianlishijianhebaochishijiandeyaoqiu，zhengshiweilebaozhengshizhongdecaiyangdianyuanlishujudebianhuayan。ruguozaixinpiandeshuruduanbunengmanzuzhexieyaoqiu，namexinpianneibudeluojijiangchuyufeiwentai，gongnengchuxianyichang。

 

為了進行時序分析，需要從datasheet(芯片手冊)中提取以下關鍵參數：

 

　　● Freq：時鍾頻率，該參數取決於對芯片工作速率的要求。

 

　　● Tcycle：時鍾周期
，根據時鍾頻率Freq的倒數求得。Tcycle=1/Freq。

 

　　● Tco：時(shi)鍾(zhong)到(dao)數(shu)據(ju)輸(shu)出(chu)的(de)延(yan)時(shi)。上(shang)文(wen)提(ti)到(dao)
，輸(shu)入(ru)數(shu)據(ju)需(xu)要(yao)采(cai)用(yong)時(shi)鍾(zhong)采(cai)樣(yang)，而(er)輸(shu)出(chu)數(shu)據(ju)同(tong)樣(yang)也(ye)需(xu)要(yao)參(can)考(kao)時(shi)鍾(zhong)
，不(bu)過(guo)一(yi)般(ban)而(er)言(yan)，相(xiang)比(bi)時(shi)鍾(zhong)，輸(shu)出(chu)的(de)數(shu)據(ju)需(xu)要(yao)在(zai)芯(xin)片(pian)內(nei)延(yan)遲(chi)一(yi)段(duan)時(shi)間(jian)，這(zhe)個(ge)時(shi)間(jian)就(jiu)稱(cheng)為(wei)Tco。該參數取決於芯片製造工藝。

 

　　● Tsetup(min)：最小輸入建立時間要求。

 

　　● Thold(min)：最小輸入保持時間要求。

 

除以上五個參數外，時序分析中還需要如下經驗參數：

 

　　● Vsig：信號傳輸速度。信號在電路上傳輸，傳輸速度約為6英寸/納秒。

 

時序計算的目標是得到以下兩個參數之間的關係：

 

　　● Tflight-data：數據信號在電路板上的走線延時。

 

　　● Tflight-clk：時鍾信號在電路板上的走線延時。

 

以上參數是進行時序分析的關鍵參數，對於普通的時序分析已經足夠。

 

 

源同步係統指數據和時鍾是由同一個器件驅動發出的情況，下圖是常見的源同步係統拓撲結構：

 

該係統的特點是，時鍾和數據均由發送端器件發出，在接收端，利用接收到的時鍾信號CLK采樣輸入數據信號DATA。

 

源同步係統的時序計算公式為：

 

TCO(max) + (Tflight-data - Tflight-clk)MAX + Tsetup(min) < Tcycle (式1)

 

TCO(min) + (Tflight-data - Tflight-clk)MIN > Thold(min) (式2)

 

時序計算的最終目標是獲得Tflight-data - T flight-clk的允許區間，再基於該區間，通過Vsig參數
，推算出時鍾信號和數據信號的走線長度關係。

 

SPI4.2(System Packet Interface Level4, Phase 2)接口是國際組織OIF製定的針對OC192(10Gbps)速率的接口。目前廣泛應用在高速芯片上
，作為物理層芯片和鏈路層芯片之間的接口。SPI4.2的接口定義如下：

 

SPI4.2接口信號按照收、發方向分為兩組，如圖3中，以T開頭的發送信號組和以R開頭的接收信號組。每組又分為兩類，以發送信號組為例，有數據類和狀態類，其中數據類包含TDCLK、TDAT[15:0]，TCTL，狀態類包含TSCLK，TSTAT[1:0]。

其中，狀態類信號是單端LVTTL信號，接收端利用TSCLK的上升沿對TSTAT[1:0]采樣，方向為從物理層芯片發往鏈路層芯片;數據類信號是差分LVDS信號
，接收端利用TDCLK的上升沿與下降沿對TDAT[15:0]和TCTL采樣，即一個時鍾周期進行兩次采樣
，方向為從鏈路層芯片發往物理層芯片。

 

由於接收信號組與發送信號組的時序分析類似
，因此本文僅對發送信號組進行時序分析。

 

在本設計中，采用Vitesee公司的VSC9128作為鏈路層芯片
，VSC7323作為物理層芯片，以下參數分別從這兩個芯片的Datasheet中提取出來。

 

● 狀態類信號的時序分析

 

對狀態類信號
，信號的流向是從物理層芯片發送到鏈路層芯片。

 

 

　　Freq=78.125MHz;

 

　　Tcycle = 1/ Freq = 12.8ns;

 

 

　　-1ns < Tco < 2.5ns;

 

 

　　Tsetup(min) = 2ns;

 

　　Thold(min) = 0.5ns;

 

將以上數據代入式1和式2：

 

　　2.5ns + (Tflight-data - Tflight-clk)MAX + 2ns < 12.8ns

 

　　-1ns + (Tflight-data - Tflight-clk)MIN > 0.5ns 整理得到：

 

　　1.5ns < (Tflight-data - Tflight-clk) < 8.3ns

 

基於以上結論，同時考慮到Vsig = 6inch/ns，可以得到如下結論，當數據信號和時鍾信號走線長度關係滿足以下關係時
，狀態類信號的時序要求將得到滿足：TSTAT信號走線長度比TSCLK長9英寸，但最多不能超過49.8英寸。

 

 

對數據類信號，信號的流向是從鏈路層芯片發送到物理層芯片。

 

 

Freq=414.72MHz;

 

yuzhuangtaileixinhaobutongdeshi，shujuleixinhaoshishuangbianyancaiyang，ji，yigeshizhongzhouqiduiyingliangcicaiyang
，yincicaiyangzhouqiweishizhongzhouqideyiban。caiyangzhouqijisuanfangfawei：

 

Tsample = 1/2*Tcycle = 1.2ns;

 

 

-0.28ns < Tco < 0.28ns;

 

 

Tsetup(min) = 0.17ns;

 

Thold(min) = 0.21ns;

 

將以上數據代入式1和式2，需特別注意的是，對數據類信號，由於是雙邊沿采樣
，應采用Tsample代替式1中的Tcycle：

 

0.28ns + (Tflight-data- Tflight-clk)MAX + 0.17ns < 1.2ns

 

-0.28ns + (Tflight-data- Tflight-clk)MIN> 0.21ns

 

整理得到：

 

0.49ns < (Tflight-data - Tflight-clk) < 0.75ns

 

基於以上結論，同時考慮到Vsig = 6inch/ns，可以得到如下結論，當數據信號和時鍾信號走線長度關係滿足以下關係時
，數據類信號的時序要求將得到滿足：TDAT、TCTL信號走線長度比TDCLK長2.94英寸，但最多不能超過4.5英寸。

 

 

高速電路中的時序設計
，雖然看似複雜
，然而隻要明晰其分析方法
，問題可以迎刃而解。