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分析引起較高時鍾頻率仿真失敗的原因

發布時間：2017-01-04 責任編輯：sherry

【導讀】通tong常chang如ru果guo你ni的de設she計ji在zai較jiao低di時shi鍾zhong頻pin率lv時shi通tong過guo了le仿fang真zhen，但dan是shi在zai較jiao高gao時shi鍾zhong頻pin率lv時shi卻que失shi敗bai了le，你ni的de第di一yi個ge問wen題ti應ying該gai是shi你ni的de設she計ji在zai某mou個ge較jiao高gao時shi鍾zhong頻pin率lv時shi是shi否fou達da到dao了le時shi序xu約yue束shu的de要yao求qiu。

然而這裏我們將舉這樣一個例子，就是對於某個較高時鍾頻率你已經檢查了靜態時序分析（STA），而且時序約束也是正確的。

這種情況是什麼引起的較高時鍾頻率仿真失敗呢？

可能的原因就是仿真方式、設計本身或者testbench設置方式有問題。

然而在較低時鍾頻率通過了仿真這個事實就排除了設計/testbench/仿真在設置上的問題。

排除了上麵兩項，下一個可能就是脈衝拒絕（reject）或者脈衝錯誤。

時鍾頻率

“脈衝拒絕（reject）”和“脈衝錯誤”是Verilog仿真中的概念。

這些概念說的是脈衝的持續時間小於某個值（pulse_r）就不會通過某個電路元件。

當然脈衝持續時間大於pulse_r，但是如果小於另一個值pulse_e盡管會通過，但是在仿真中顯示的是“x”。

這個持續時間是以通過某元器件延遲的百分比來表示的。

比如通過某元件的延遲是1ns。

0.5ns的脈衝表示為50%的持續時間。

現在假設設計采用的頻率是200MHz。

對應的周期就是5ns。

那麼一半就是2.5ns。

在仿真中時鍾每隔2.5ns變化一次，也就是時鍾脈衝的寬度是2.5ns。

讓我們假設內部時鍾網絡某一脈衝寬度是2.8ns（也就是大於2.5ns）。

分析結果，pulse-duraTIon（脈衝持續時間）《100%。

這個脈衝可能就會被“拒絕（rejected）”，也就是說盡管時鍾信號能夠到達某個具體網絡的輸入端，但是卻不能從這個網絡輸出。

因此盡管STA分析顯示200MHz很合適，但是仿真卻不能通過。

設計其他模塊將不能獲得時鍾脈衝。

解決這個仿真問題的方法是在仿真設置中修改脈衝拒絕和錯誤（reject/error）限製。

例如在ModelSim中我們可以設置：

+transport_path_delays +transport_int_delays +pulse_r/0 +pulse_e/0

後續操作還有：

1.將pulse-rejecTIon限製修改為0。（不會拒絕任何一個脈衝）

2.將pulse-error限製修改為0。（脈衝寬度低於某個值時不會顯示輸出為“x”）

同時要將interconnect延遲模式修改為transport，其實是修改了脈衝濾波選項。

最後的問題是我們做這麼多的修改就是為了能通過仿真測試嗎？

在真正的矽片中的實際情況是怎樣的？

在矽片中大部分內部互連線在每隔幾皮秒後就會設置一個repeater（中繼器）。

因此幾納秒的脈衝會順利通過（合適的延遲），這不會存在問題。

具體出現問題的情形可能是這樣的：

1.頻率增加（脈衝寬度更小了）

2.器件尺寸增加（某個路徑的內部延遲可能變大了，導致內部延遲時間大於脈衝達到的傳輸時間）

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