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PCB設計小竅門：降低噪聲與電磁幹擾

發布時間：2015-07-08 責任編輯：tomruanduo

【導讀】隨著電子設備靈敏的提高，設備的抗幹擾和零噪音能力不可或缺。這也使工程師們在PCB設計上也將遇到種種關卡。為了解決這一難題，我們將告訴你一些小竅門運用在PCB設計中降低噪音與電磁幹擾。

(1) 能用低速芯片就不用高速的，高速芯片用在關鍵地方。

　　
(2) 可用串一個電阻的辦法，降低控製電路上下沿跳變速率。

　　
(3) 盡量為繼電器等提供某種形式的阻尼。

　　
(4) 使用滿足係統要求的最低頻率時鍾。

　　
(5) 時鍾產生器盡量近到用該時鍾的器件。石英晶體振蕩器外殼要接地。

　　
(6) 用地線將時鍾區圈起來，時鍾線盡量短。

　　
(7) I/O qudongdianlujinliangjinyinshuabanbian，rangqijinkuailikaiyinshuaban。duijinruyinzhibandexinhaoyaojialvbo，conggaozaoshengqulaidexinhaoyeyaojialvbo，tongshiyongchuanzhongduandianzudebanfa，jianxiaoxinhaofanshe。

　　
(8) MCD 無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。

　　
(9) 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。

　　
(10) 印製板盡量，使用45 折線而不用90 折線布線以減小高頻信號對外的發射與耦合。

　　
(11) 印製板按頻率和電流開關特性分區，噪聲元件與非噪聲元件要距離再遠一些。

　　
(12) 單麵板和雙麵板用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層板以減小電源，地的容生電感。

(13) 時鍾、總線、片選信號要遠離I/O 線和接插件。

　　
(14) 模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線，特別是時鍾。

　　
(15) 對A/D 類器件，數字部分與模擬部分寧可統一下也不要交叉。

　　
(16) 時鍾線垂直於I/O 線比平行I/O 線幹擾小，時鍾元件引腳遠離I/O 電纜。

　　
(17) 元件引腳盡量短，去耦電容引腳盡量短。

　　
(18) 關鍵的線要盡量粗，並在兩邊加上保護地。高速線要短要直。

　　
(19) 對噪聲敏感的線不要與大電流，高速開關線平行。

　　
(20) 石英晶體下麵以及對噪聲敏感的器件下麵不要走線。

　　
(21) 弱信號電路，低頻電路周圍不要形成電流環路。

　　
(22) 信號都不要形成環路，如不可避免，讓環路區盡量小。

　　
(23) 每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。

　　
(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。

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