多個應用采用單一設的主要缺點是
，您放棄了實現dc
、地震、音頻和更高帶寬應 用的絕對最高可能性能所需的自定義和優化。在急於重用和完 成設計的過程中
，往往會犧牲精確性能。其容易忽略和忽視 的一個主要方麵是時鍾。在本文中

，我們將討論時鍾的重要性， 並為正確設計高性能轉換器提供指導。

 

ADC基礎知識

 

抖動和信噪比之間的關係

在查閱現有文獻時，我們看到了有關ADC性能依賴於抖動參數的 大量描述，並且通常此類標題會包含“高速”一詞，這不無道 理。1為了考察抖動和信噪比(SNR)之間的關係，首先來看SNR數 值和rms抖動之間的關係。

 

如果抖動是係統中的主要噪聲源，則此關係簡化為：

 

 

如果有不同的噪聲源
，則需要使用等式2來計算組合SNR：

 

 

其中：

 

ev 是簡化的電壓噪聲rms

 

δtRMS 是以各種來源的rms總和估算的總rms抖動：

 

 

求和對不相關噪聲源有效。利用等式2，可得到基於熱噪聲(e2v) 和抖動噪聲的SNR。抖動對SNR的影響取決於輸入頻(fIN)。這表 示在較高的頻率下，SNR主要由抖動定義。圖1所示是根據等式1和等式2得到的受抖動影響的理想和實際ADC的曲線。圖1中的曲線在高速ADC數據手冊中很常見，但通常在MHz範圍開始。對於精密ADC
，我們將進一步在kHz範圍內展示相同的依賴關係。我們使SNR超過108dB（參見圖1）
，精密ADC現在能夠做到這一點。這正是AD7768-1的用武之地。

 

不同抖動水平下 SNR 和 fIN的關係。

 

查看圖1中的曲線，可以看到僅當σtRMS超過300ps時，AD7768-1轉換1kHz信號（灰色線）才會受到時鍾抖動的影響。我們可以調整變量並顯示特定ENOB和fIN的抖動要求：

 

圖2. 在轉換器不同ENOB下最大允許抖動和fIN的關係。

 

目前高精度轉換器的目標抖動使得設計人員不能選擇使用通用振蕩器（如555定時器振蕩器）或許多微控製器或基於FPGA的時鍾發生器。我們隻能選擇晶體(XTAL)和鎖相環(PLL)振蕩器。新型 MEMS振蕩器技術也會適用。

 

過采樣技術在這裏有用嗎？

 

在等式1和等式2中可以觀察到重要的一點，抖動對采樣頻率沒有明顯的依賴關係。這意味著，很難通過過采樣技術（平麵或噪聲整形）來減少抖動的影響。過采樣在高精度係統中很常見
， 但在對抗抖動噪聲方麵幾乎沒有什麼作用。與采樣頻率的關係 見等式4

 

 

其中：

 

L(f)是相位噪聲頻譜單邊帶(SSB)密度函數

 

fmin和fmax是與特定測量相關的頻率範圍。

 

一般來說，增加fS對改善抖動影響用處不大。22理論上講
，ADC的 過采樣率會減少一些寬帶抖動影響。3在量化噪聲和熱噪聲方麵，噪聲整形是抑製目標頻段噪聲的一種非常有效的方法。如等式7所示，與噪聲抖動抑製相比，增加過采樣率能夠更快地抵製量化噪聲（等式5）。這使得抖動在利用噪聲整形的過采樣結構中更加突出。在奈奎斯特轉換器中，這可能沒有那麼嚴重。圖3以二階∑-ΔADC和新四階∑-ΔADC為例說明了這一現象。

 

使用基本誤差為Δ的N階整形器在過采樣率M下整形的量化噪聲之間的關係：

 

 

過采樣率M和抖動量之間的關係：

 

 

等式7顯示二階噪聲整形(N = 2)。應將注意力放M上，M現在以5次方變化。

 

圖3.過采樣將量化噪聲降至低於抖動導致的噪聲限值。A 點顯示四階∑-Δ ADC 要求時鍾抖動低於 30 ps。B點說明采用較早技術的二階整形器進行200 kHz轉換時不受高達 200 ps 抖動水平影響。

 

不同代的轉換器會看到一些共同的關係特性。一階噪聲整形器 隱藏抖動的時間最長
，從而將三次關係推進到~1/M3
，而四階∑-Δ將獲得~1/M9的關係。抖動最多會降低1/M,
，而這通常假定存在較 強的寬帶頻率分量
，而非關係1/(fN)。

 

信號振幅會改變現狀嗎？

 

等式2顯示分子和分母中均有振幅，使振幅和SNR值之間無法實 現良好的平衡。在衰減信號中，除了抖動外，熱噪聲開始限製 動態範圍，從而使SNR變差。因此，我們可以看到，如果通過 新的精密ADC來實現足夠低的噪聲，精密ADC將在幾乎所有應用 （dc/地震應用除外）中受到抖動限製。

 

時鍾抖動也會有頻譜

 

在前麵的介紹中
，我們確立了信號、總電壓噪聲和時鍾抖動rms之間關係。SNR通過非常簡單的等式2將這三者聯係在一起。SNR是用於比較電路設計的一個很好的基準，但在實際應用中未必可行。在很多應用中，專門針對SNR的設計不夠理想。因此
，無雜散動態範圍(SFDR)成為設計目標。在新的高精度係統中
，可實現140dB甚至150 dB的SFDR。

 

由時鍾源導致信號失真的過程可以通過混合二者來檢查。可采用 FM調製理論分析頻域。3得到的快速傅立葉變換(FFT)頻譜是時鍾源頻譜與輸入信號頻譜混合的產物。為查看我們的ADC如何受此影響
，我們引入了相位噪聲。抖動和相位噪聲均描述相同的現象
，但將根據應用首選一種。我們已經展示了如何在等式3中將 相位噪聲轉換成抖動。在積分過程中，頻譜的細微差別將丟失。

 

圖4. 100 MHz/33.33MHz 時鍾發生器 AD9573的相位噪聲密度圖。

 

相位噪聲密度圖通常與時鍾源設備和PLL規範一起提供。對於較低頻率源，圖4所示的曲線變得更少見
，這些頻率源用於當前的過采樣轉換器，但報告總抖動值（rms或峰值）。

 

通過斬波方案，可以強製電阻和晶體管元件在直流附近表現出 相當平坦的噪聲特性。沒有等效的時鍾斬波電路可用。

 

在轉換高幅度AIN信號時，得到的FFT變為FM調製頻譜，其中AIN充當載波，時鍾邊帶與信號等效。請注意，相位噪聲在FFT中不會 受到頻帶限製，噪聲在頻帶內表現為多個鏡像混疊片段（參見 圖5）。

 

在精密ADC中，通常可以依賴相位噪聲的自然衰減特性而不提供任何時鍾抗混疊濾波器。通過向時鍾源添加濾波，可以減少一些抖動—例如
，在時鍾路徑中使用調諧變壓器來表現出理想的頻率響應。求積分頻率的積分上限（等式3）並不容易確定。精密ADC數據手冊未對此提供太多建議。在這些情況下，對時鍾CMOS輸入進行了工程假設。

 

精密ADC中更常見的問題發生在fIN頻率附近

，其中1/(fN)形狀的相 位噪聲將使SFDR特性更差。大的AIN信號將充當阻塞器，這是一個 在無線電接收器中更常用的術語，這裏也適用。

 

旨在記錄具有非常長捕獲時間的高精度頻譜時
，由於時鍾相位噪聲頻譜密度的性質
，時間將受到很大影響。SNR和FFT圖可通過縮短捕獲時間（更寬的頻率帶）來改進。對於給定的FFT捕獲

， rms抖動應計為?頻帶的集成相位噪聲。查看圖5，可以很明顯地 看到這一點。

 

圖5.近載波相位噪聲確定主頻帶周圍的 FFT頻帶的幅度。

 

雖然這一技巧可以明顯改善FFT和SNR曲線，但對觀察阻塞器附近 的信號沒有任何幫助。FM調製等式的一個重要概括和簡化是邊 緣高度與下麵成正比：

 

 

延長單次FFT的積分時間是一項挑戰，需要進一步捕獲更多和更 突出的相位噪聲部分。我們需要考慮組合更長時間捕獲的替代 方式來改進這一點。

 

圖 6. 相位噪聲向下混疊到基帶。

 

出於實際考慮
，應在fBIN/2偏移頻率下在單個點比較SSB曲線，以 選取更好的源，獲得幹淨的近載波頻譜和SFDR。如果比較源以 實現更好的SNR，則需要從fBIN/2到超過fS（抖動別名）的3倍執行 等式3中的積分。

 

∑-Δ型調製器對時鍾的敏感性

 

無論何種架構和技術
，前麵所述都適用於任何ADC。下麵將討論特定技術帶來的挑戰。抖動依賴性最突出的示例之一是∑-Δ型ADC。離散時間和連續時間調製器之間的差別在抗抖動性方麵有 很大差別。

 

連續時間和離散時間∑-Δ型ADC不僅受到與采樣相關的抖動的影響
，其反饋環路也可能受到抖動的嚴重幹擾。離散時間和連續時間調製器中DAC元件的線性度是實現高性能的關鍵。通過與運算放大器(opamp)並聯可以直觀地了解DAC的重要性。如果設計一個增益等於2的電壓放大器
，那麼電路設計人員通常首先會考慮使用一個運算放大器和兩個電阻。如果不是極端外部環境，圖7a中(zhong)所(suo)示(shi)的(de)電(dian)路(lu)就(jiu)符(fu)合(he)要(yao)求(qiu)。在(zai)大(da)多(duo)數(shu)情(qing)況(kuang)下(xia)，電(dian)路(lu)設(she)計(ji)人(ren)員(yuan)不(bu)需(xu)要(yao)了(le)解(jie)運(yun)算(suan)放(fang)大(da)器(qi)就(jiu)能(neng)獲(huo)得(de)很(hen)好(hao)的(de)性(xing)能(neng)。設(she)計(ji)人(ren)員(yuan)必(bi)須(xu)選(xuan)擇(ze)匹(pi)配(pei)良(liang)好(hao)且(qie)精(jing)度(du)足(zu)以(yi)獲(huo)得(de)正(zheng)確(que)增(zeng)益(yi)的(de)電(dian)阻(zu)。為(wei)了(le)減(jian)少(shao)噪(zao)聲(sheng)
，電(dian)阻(zu)必(bi)須(xu)很(hen)小(xiao)。在(zai)熱(re)性(xing)能(neng)方(fang)麵(mian)需(xu)要(yao)考(kao)慮(lv)熱(re)係(xi)數(shu)匹(pi)配(pei)。請(qing)注(zhu)意(yi)，這(zhe)些(xie)依(yi)賴(lai)因(yin)素(su)都(dou)不(bu)是(shi)由(you)運(yun)算(suan)放(fang)大(da)器(qi)決(jue)定(ding)的(de)。對(dui)於(yu)這(zhe)種(zhong)電(dian)路(lu)操(cao)作(zuo)，運(yun)算(suan)放(fang)大(da)器(qi)不(bu)理(li)想(xiang)的(de)影(ying)響(xiang)並(bing)不(bu)重(zhong)要(yao)。沒(mei)錯(cuo)，輸(shu)入(ru)電(dian)流(liu)或(huo)容(rong)性(xing)負(fu)載(zai)可(ke)能(neng)影(ying)響(xiang)大(da)。需(xu)要(yao)檢(jian)查(zha)壓(ya)擺(bai)能(neng)力(li)

，因(yin)為(wei)如(ru)果(guo)帶(dai)寬(kuan)不(bu)受(shou)限(xian)製(zhi)，可(ke)能(neng)要(yao)考(kao)慮(lv)噪(zao)聲(sheng)影(ying)響(xiang)。但(dan)是(shi)隻(zhi)有(you)在(zai)選(xuan)擇(ze)正(zheng)確(que)電(dian)阻(zu)而(er)未(wei)影(ying)響(xiang)性(xing)能(neng)的(de)情(qing)況(kuang)下(xia)
，才(cai)能(neng)解(jie)決(jue)這(zhe)些(xie)問(wen)題(ti)。在(zai)∑-Δ型AC中

，反饋比兩個電阻更複雜—在這些電路中
，我們使用DAC代替電阻執行相應功能。當電路的其餘部分以類似於運算放大器電路的方式獲得環路增益，DAC做法中的缺陷就會很不利。

 

圖 7. 運算放大器與 ∑-Δ 型 ADC比較。

 

ADC采用元件混搭(shuffling)或校準

，這提供了一種處理DACyuanjianbupipeidefangfa。zhexiehundahuoxiaozhunhuijiangcuowuzhuanyidaogaopinlv，danyehuishiyonggengduodedingshishijian，bingkenengzengjiayudoudongxiangguandexingnengxiajiang。zuizhongzaochengzaodishoudaodoudongyingxiangwurandeqingkuang，congerjiangdizaoshengzhengxingdeyouxiaoxing。yinweitiaozhiqikeyicaiyongbutongdeDAC方案以及它們的混合，例如歸零和半歸零。深入研究這些方案進行分析和數值模擬超出了 本文的範圍。

 

關於本文中的抖動，我們將通過圖示形式簡化。由於ADC環huan路lu內nei存cun在zai抖dou動dong依yi賴lai性xing問wen題ti，一yi些xie新xin型xing設she計ji將jiang在zai芯xin片pian上shang提ti供gong具ju有you適shi當dang相xiang位wei噪zao聲sheng量liang的de倍bei頻pin器qi。雖sui然ran這zhe會hui省sheng去qu係xi統tong設she計ji人ren員yuan的de大da部bu分fen工gong作zuo，但dan請qing注zhu意yi，倍bei頻pin器qi仍reng然ran依yi賴lai於yu良liang好hao的de外wai部bu時shi鍾zhong和he低di噪zao聲sheng電dian源yuan。在zai這zhe些xie係xi統tong中zhong，應ying考kao慮lv查zha看kanPLL文獻，了解對觀察到的相位噪聲的潛在威脅。圖8顯示不同DAC的抗抖動性能，顯示離散時 間DAC運行時影響極小。

 

圖 8. 離散時間 DAC 在某種程度上抗抖動，而在連續時間DAC中
，窄脈衝將對抖動性能具有顯著的影響 。

 

現代連續時間∑-Δ型設計包括板上PLL。由於在與無源元件一致的情況下仔細調整時序，因此它們不提供各種時鍾速度。可采用某種人工方式擴大ADCzhuanhuanlvdexuanzefanwei，zhezhongfangfacaiyongcaiyanglvzhuanhuandefangshi。caiyanglvzhuanhuansuiranjuyoushuzidianludeyoudian，danhuizengjiagonghao

，buguozhexiedaijiarengshitazhidechengweigaodutiaoxiedemonidianludetidaifangan。ADI公司的許多ADC都提供采樣率轉換選項。

 

采用開關電容濾波器的架構

 

精確定時可能影響性能的另一個特定領域是開關電容濾波。設計精密ADC時
，需要確保將所有幹擾信號排除或充分衰減。ADC可能要提供特定嵌入式模擬和數字濾波。ADC的數字濾波具有很 強的抗抖動能力，而任何形式的時鍾模擬濾波都會受抖動影響。

 

當精密轉換器采用更先進的前端開關時，這一點尤為重要。雖 然開關電容濾波器從理論上可能是有優點，但我們隻能參考摘 要進一步研究和分析。3

 

轉換器中常見的方案之一是相關雙采樣(CDS)。參見圖9，了解CDS抑製質量的性能如何隨時鍾以三種不同的質量水平而變化。圖中顯示阻帶附近的信號。顯示了在x軸上以1為wei中zhong心xin的de開kai關guan電dian容rong濾lv波bo器qi。圖tu的de中zhong心xin未wei被bei數shu字zi濾lv波bo抑yi製zhi，並bing且qie依yi賴lai於yu模mo擬ni開kai關guan電dian容rong濾lv波bo器qi。需xu要yao優you質zhi時shi鍾zhong來lai保bao持chi良liang好hao的de抑yi製zhi水shui平ping。即ji使shi測ce量liangdc信xin號hao，抖dou動dong也ye會hui通tong過guo向xiang下xia混hun疊die幹gan擾rao信xin號hao來lai影ying響xiang噪zao聲sheng性xing能neng，這zhe些xie信xin號hao本ben應ying由you矽gui片pian上shang的de開kai關guan電dian容rong濾lv波bo器qi濾lv除chu。數shu據ju手shou冊ce中zhong可ke能neng沒mei有you明ming確que提ti到dao是shi否fou存cun在zai板ban載zai開kai關guan電dian容rong濾lv波bo器qi。

 

圖 9. 開關電容濾波性能與時鍾質量—傳號空號比。

 

實用指南
、問題根源和常見猜測

 

至此
，我們已經展示了時鍾會給您帶來問題的幾種情況
，現在 來看看能夠幫助您實現最大限度減少抖動量係統的技術。

 

時鍾信號反射

 

gaozhiliangshizhongyuanjuyoufeichangkuaisudeshangshenghexiajiangshijian。qiyoushishizaizhuanhuanshijianshaodoudongzaosheng。yihandeshi
，youyudouqiaobianyandehaochu，duizhengquedeluyouheduanjietichulexiangdangyangedeyaoqiu。ruguoshizhongxianweizhengqueduanjie，gaixianlujiangshoudaotianjiadaoyuanshishizhongxinhaodefanshebodeyingxiang。ciguochengfeichangjuyoupohuaixing，qiexiangguandedoudongshuipingkeqingsongzhanjushubaipimiao。zaijiduanqingkuangxia

，shizhongjieshouqinenggoukandaokenengdaozhisuodingdianludeewaibianyan。

 

圖 10. 有關時鍾的 不佳、較佳
、最佳電路設計（按降序排列）。

 

其中一種可能不合理的方法是使用RC濾波器減慢邊沿
，從而消除高頻成分。甚至可以使用正弦波作為時鍾源，同時等待具有50Ω走線和端接的新PCB。盡管轉換是相對漸進的，並且占空比 可能因數字輸入遲滯而偏斜
，但這將減少抖動的反射分量。

 

電源噪聲

 

數字時鍾可以在將邊沿傳送到采樣開關之前，通過各種緩衝器和/或電平移位器在ADC內部路由。如果ADC具(ju)有(you)模(mo)擬(ni)電(dian)源(yuan)引(yin)腳(jiao)，采(cai)用(yong)的(de)電(dian)平(ping)移(yi)位(wei)器(qi)將(jiang)成(cheng)為(wei)抖(dou)動(dong)源(yuan)。通(tong)常(chang)，芯(xin)片(pian)的(de)模(mo)擬(ni)端(duan)將(jiang)具(ju)有(you)高(gao)電(dian)壓(ya)器(qi)件(jian)
，並(bing)具(ju)有(you)更(geng)長(chang)的(de)壓(ya)擺(bai)時(shi)間(jian)，因(yin)此(ci)抖(dou)動(dong)靈(ling)敏(min)度(du)會(hui)提(ti)高(gao)。一(yi)些(xie)設(she)計(ji)精(jing)良(liang)的(de)器(qi)件(jian)在(zai)板(ban)上(shang)分(fen)離(li)更(geng)多(duo)的(de)模(mo)擬(ni)電(dian)源(yuan)給(gei)時(shi)鍾(zhong)和(he)線(xian)性(xing)電(dian)路(lu)。

 

圖 11. 采樣時間受到DVDD、AVDD 以及AGND 和 DGND之間不同電源域引入的噪聲幹擾

 

解耦電容：找對產品

 

由電源噪聲引起的抖動將通過去耦電路減小或放大。一些∑-Δ調 製器將在模擬和數字電路中進行大量數字活動。這可能導致與 信號和數字數據之間幹擾有關的非特征性雜散。高頻電荷傳輸 應限製在器件附近的短環路。為了適應最短的接線，優秀的設 計沿著芯片的細長側使用中心引腳。這些限製不是放大器和低 頻芯片的常見問題，它們可以在角上有VDD和VSS引腳，如圖12的左側所示。PCB設計應充分利用這些功能
，並在引腳附近設置優質電容。

 

圖12. 線性電路（左）和時鍾電路（右）的供電方案。

 

圖13.解耦電容降低抖動的錯誤（左）和正確（右）位置。

 

時間分頻器和時鍾信號隔離器

 

gengkuaideshizhongjuyougengshaodedoudong，yinciruguogonglvxianzhiyunxu，zaiwaibuhuoneibushiyongfenpinqilaitigongsuoxudecaiyangshizhonghuiyousuogaishan。zaishejijuyougeliqidexitongshi，qingjianzhaqimaichongkuandu。ruguozhankongbiqianjia，zepianxiehuiganraomonixingneng，zaijiduanqingkuangxia，kenenghuisuodingIC的數字端。在精密ADC中
，可能不需要光纖時鍾，但使用更高的頻率可以提供最後一位性能。在圖14中
，AD9573在內部使用2.5GHz
，出於相同的原因提供全部33MHz和100MHz。如果ADC之間不需要精確同步
，則晶振電路可能具有極魯棒的單數字與抖動性能。對於精密ADC，晶體放大器在100 kHz輸入時轉換為優於22位的性能。這種性能很難被超越
，並解釋了為什麼XTAL振蕩器在可預見的未來仍會使用。

 

圖14.AD9573的詳細功能框圖。

 

來自其他信號源的串擾

 

另ling一yi個ge抖dou動dong源yuan與yu源yuan自zi外wai部bu線xian路lu的de時shi鍾zhong幹gan擾rao有you關guan。如ru果guo時shi鍾zhong源yuan在zai能neng夠gou耦ou合he的de信xin號hao附fu近jin錯cuo誤wu地di路lu由you
，則ze會hui對dui性xing能neng產chan生sheng極ji大da影ying響xiang。如ru果guo幹gan擾rao源yuan與yuADC操作無關

，並且是隨機的，將極大地增加您的抖動預算。如果時鍾受到與ADC相關的數字信號的汙染，則會觀察到雜散現象。對於從ADC，CLK線路和SPI線路可以是獨立時鍾，但這可能會在等式9中定義的頻率下導致問題，並且會混疊回第一個奈奎斯特區。

 

 

建議使用鎖頻SPI和MCLK源。即使采用了這種預防措施
，SPI和MCLK也可能具有與給定時鍾的脈衝占空比相關的雜散。例如
，如果ADC抽取128
，並且SPI僅讀取24位，則會產生一些創建與特定1/(24t)和1/(104t)測量相關的拍頻的風險。因此，應使MCLK遠離鎖定的SPI線路以及數據線路。

 

接口與其他時鍾

 

在圖15中，標記了各種定時周期，這很容易幹擾SFDR或導致抖動。如果SPI通信未頻鎖到MCLK，則可能發生雜散。掌握布局技術是您緩解此問題的最大保障。頻率表現為混疊下行幹擾源
，但也作為拍頻和交調產物。例如

，如果SPI在16.01 MHz下運行
，MCLK在16 MHz下運行，則應在10 kHz下發生雜散。

 

除好的布局之外
，另一種減少雜散的方式是將它們移到相關頻帶的外部。如果MCLK和SPI可以鎖頻

，則可避免許多幹擾。即便如此，SPI仍然存在空閑期的問題

，導致接地繁忙，而這仍然可能造成幹擾。您可以使用對您有利的接口功能。ADC中的接口功能可提供狀態字節或循環冗餘校驗(CRC)。這可能提供一種很 好的方法來抑製雜散，並具有這些功能的額外好處。空閑時鍾，甚至是未使用的CRC字節，都有利於均衡地填充數據幀。您可能會選擇忽略CRC
，而仍然可以通過使用CRC獲得好處。當然

，這也意味著數字線路上需要額外功率。

 

圖15. 存在異步通信和時鍾要求進行混合雜散的故障和調查工作。

 

圖16. 太靠近開關模式PSU的MCLK路由。

 

圖17. 具有XTAL放大器和與SPI有關的雜散的本地源MCLK。

 

圖18. 可以使用虛擬CRC或狀態來改善幀以消除雜散。

 

結論

 

2018年，ADI發布了AD7768-1，這是一款具有低於100μV的偏移和高達100 kHz的平坦頻率響應的高精度ADC。該ADC已成功應用於SFDR超過140 dB的係統設計中，事實證明，在具有滿量程輸入的音頻帶之外，抖動可忽略不計。它包含一個片上RC振蕩器，能夠提供參考點來調試受幹擾的時鍾源。這種內部RC雖然不能提供低抖動，但可以提供差分方法來發現雜散源。ADC實shi施shi內nei部bu開kai關guan電dian容rong濾lv波bo技ji術shu，也ye使shi用yong時shi鍾zhong分fen頻pin器qi來lai減jian輕qing抗kang混hun疊die濾lv波bo器qi的de壓ya力li。內nei部bu時shi鍾zhong分fen頻pin器qi可ke確que保bao穩wen定ding的de性xing能neng，能neng夠gou使shi用yong通tong常chang從cong隔ge離li器qi獲huo取qu的de偏pian移yi時shi鍾zhong來lai進jin行xing操cao作zuo。電dian源yuan位wei置zhi非fei常chang適shi合he通tong過guo內nei部bu短duan接jie合he限xian製zhi外wai部buESR/ESL效應。毛刺抑製在時鍾輸入焊盤中實現。應用板性能掃描顯示30psrms的抖動，能夠滿足各種應用需求。如果您需要測量140+dB的SFDR，AD7768-1能夠幫助您非常迅速地獲取測量值
，其功耗遠低於以前的傳統電源軌方式。

 

圖19. 具有正確設計的PCB和時鍾電路的AD7768-1的頻譜。

 

參考電路

 

1 Derek Redmayne, Eric Trelewicz和Alison Smith設計說明。“了解 時鍾抖動對高速ADC的影響。”2006年。

 

2 B. E. Boser和B. A. Wooley。“∑-Δ調製模數轉換器的設計。”IEEE J. Solid-State Circ.，第1298–1308頁，1988年12月。

 

3 S. Harris。“采樣時鍾抖動對奈奎斯特采樣模數轉換器和過采樣 ∑-Δ型ADC的影響。” J. Audio Eng. Society，第537–542頁，1990年 7月/8月。

 

4 James A. Chery和W. Martin Snelgrove. “用於高速A/D轉換的連續 時間∑-Δ調製器。” 2002。

 

Beex, A. A.和Monique P. Fargues。“開關電容係統時鍾抖動分 析。”1992年7月。

 

Markell, Richard。應用筆記。“揭開開關電容濾波器的神秘麵紗： 係統設計人員的濾波器綱要。”1990年3月。

 

 

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