速度：電路可以跑多少MHz的時鍾頻率，一般來說，速度越快
，能處理的數據量就越多，性能越好。

 

麵積：電路的物理實現需要占用矽片的麵積，占用的麵積越小，成本越低。

 

功耗：電路工作所消耗的能量，功耗越低
，芯片越省電，發熱量 也越低，能耗低，環保。

 

書本上說，速度、麵積
、功耗是互相牽製的，在相同的製造工藝（製程）條件下，一般來說
，速度越快，晶體管尺寸越大
，麵積就越大，功耗也越高。

 

為了降低功耗，可以降低芯片的工作速度
，讓時鍾的跳變頻率變慢。

 

為了降低成本
，減小芯片麵積，可以采用麵積比較小(W比較小)的晶體管，由於電流和W成正比，因此麵積減小，速度會變慢。（為了即減小麵積
，同時提高速度，則必須讓L變小

，也就是提升製程，65nm換成45nm，45nm換成28nm等等）

為了提高速度，我們需要加大充電電流，加大電流
，必然導致功耗增加。（為了不增加電流而提高速度，必須減少電容，或者降低充電電壓，這兩個動作也是靠工藝水平的提升來實現，比如45nm換成28nm工藝）

 

請大家注意

，上麵的速度

、麵積、功耗的折中和互相牽製是建立在相同製程
，相同的IP Vendor，以及相同的電路條件下。我想要提醒的是
，如果不滿足這3個條件，這3個因素可能不是折中的關係，有可能會出現速度慢
，麵積大

，功耗也高的情況。說明如下：

 

1 ）在相同的工藝製程

，相同的IP Vendor(包括相同的標準單元)條件下，同一個功能，不同的電路實現方案
，有可能會出現方案A比方案B麵積大，速度慢，功耗高。舉例說明：

 

 

方案A：

 

上麵的電路，功能一模一樣，都實現了時鍾6分頻。方案A的使用了加法

， 方案B采用了循環移位。很明顯，

 

# 加法比移位的邏輯電路多


，方案A的麵積比方案B大；

 

# 加法需要的邏輯路徑長，因此方案A的最快工作頻率低於方案B

 

# 方案B邏輯少
，數據變化產生的節點電壓變化少
，並且，方案B類似格雷碼，觸發器的跳變次數也比方案A要少，因此方案B的功耗小。

 

 

因此
，在實際電路設計中，不要僅僅考慮功能實現，需要多想想是否有更好的解決方案，讓麵積，速度，功耗表現更佳；優(you)秀(xiu)的(de)工(gong)程(cheng)師(shi)和(he)平(ping)庸(yong)的(de)工(gong)程(cheng)師(shi)設(she)計(ji)出(chu)來(lai)的(de)產(chan)品(pin)會(hui)有(you)巨(ju)大(da)的(de)差(cha)異(yi)
，競(jing)爭(zheng)力(li)體(ti)現(xian)在(zai)人(ren)才(cai)的(de)智(zhi)慧(hui)上(shang)，聰(cong)明(ming)的(de)大(da)腦(nao)在(zai)芯(xin)片(pian)設(she)計(ji)中(zhong)至(zhi)關(guan)重(zhong)要(yao)。我(wo)們(men)每(mei)個(ge)設(she)計(ji)工(gong)程(cheng)師(shi)都(dou)要(yao)力(li)爭(zheng)成(cheng)為(wei)智(zhi)慧(hui)的(de)工(gong)程(cheng)師(shi)。

 

2）同樣的數字電路，選擇不同的標準單元庫，有可能會出現標準單元庫A的實現， 比標準單元庫B的(de)實(shi)現(xian)麵(mian)積(ji)大(da)，功(gong)耗(hao)大(da)，速(su)度(du)也(ye)慢(man)。可(ke)以(yi)參(can)考(kao)上(shang)麵(mian)的(de)解(jie)釋(shi)
，因(yin)為(wei)不(bu)同(tong)的(de)標(biao)準(zhun)單(dan)元(yuan)庫(ku)是(shi)不(bu)同(tong)的(de)人(ren)設(she)計(ji)出(chu)來(lai)的(de)，也(ye)有(you)聰(cong)明(ming)和(he)平(ping)庸(yong)之(zhi)分(fen)。即(ji)使(shi)同(tong)一(yi)個(ge) Vendor的不同標準單元庫
，也可能會發現新的改進庫比原來的麵積，速度，功耗都要優。模擬IP也如此

，不同的Vendor有差異。 由於IP 庫的差異，對設計工程師提出了更多要求，要求芯片設計者能夠甄別比較優秀的IP
，從而提升產品的整體競爭力。IP如果選擇了比較平庸的，將來產品的競爭力 就會大打折扣。