伺服驅動器和ABS編碼器之間的RS-485通信鏈路通常要求最高達16 MHz的高數據速率和低傳播延遲時序規格。RS-485線纜延伸長度最大值通常是50米
，但有時候也可能長達150米。對數據通信而言，電機控製編碼器應用是具有挑戰性的環境，因為電氣噪聲和長電纜會影響RS-485信號傳輸的完整性。本文重點闡述電機控製應用采用ADI公司50 Mbps (25 MHz) ADM3065E RS-485收發器和ADSP-CM40x混合信號控製處理器的主要好處。

 

ADM3065E RS-485收發器設計用於在電機控製編碼器之類惡劣環境中可靠地工作，並且具備增強的抗擾度和(IEC) 61000-4-2 ESD（靜電放電）魯棒性。

 

圖1. 利用RS-485連接絕對編碼器從機和伺服驅動器主機，實現對交流電機的閉環控製。
 

 

RS-485信號傳輸是平衡的差分式傳輸

，本身便能抗幹擾。係統噪聲均等地耦合到RS-485雙絞線電纜中的每條導線。一個信號的發射與另一個信號相反，耦合到RS-485總線的電磁場彼此抵消。這降低了係統的電磁幹擾(EMI)。此外
，ADM3065E增強的2.1 V驅動強度支持在通信中實現更高的信噪比(SNR)。給ADM3065E增加信號隔離可利用ADuM141D輕鬆實現。ADuM141D是一款采用ADI公司iCoupler®技術的四通道數字隔離器。ADuM141D的工作數據速率最高可達150 Mbps
，因此它適合與50 Mbps ADM3065E RS-485收發器一起工作（參見圖2）。直接功率注入(DPI)法測量器件抑製注入到電源或輸入引腳的噪聲的能力。ADuM141D采用的隔離技術已通過測試，符合DPI IEC 62132-4標準。ADuM141D抗擾度性能超過同類產品。ADuM141D在整個頻率範圍內保持了出色的性能，而其他隔離產品在200 MHz至700 MHz頻段出現位錯誤。

 

圖2. 信號隔離的50 Mbps RS-485解決方案（簡化圖，未顯示全部連接）。
 

 

編碼器到電機驅動器的裸露RS-485連接器和線纜上的ESD是一個常見係統危險因素。與變速電力驅動係統的EMC抗擾度要求相關的係統級IEC 61800-3標準，要求最低±4 kV（接觸）/±8 kV（空氣）的IEC 61000-4-2 ESD保護。ADM3065E超過了這一要求，提供±12 kV（接觸）/±12 kV（空氣）的IEC 61000-4-2 ESD保護。圖3所示為IEC 61000-4-2標準中的8 kV接觸放電電流波形與人體模型(HBM) ESD 8 kV波形的對比。

從圖4中可以看出

，兩個標準規定的波形形狀和峰值電流是不同的。與IEC 61000-4-2 8 kV脈衝關聯的峰值電流為30 A，相應的HBM ESD峰值電流比該數值的五分之一還小
，為5.33A。另一差異為初始電壓尖峰的上升時間，對於IEC 61000-4-2 ESD
，上升時間為1 ns，相較於與HBM ESD波形關聯的10 ns時間要快得多。與IEC ESD波形關聯的功率值顯著大於HBMESD波形的相應值。HBM ESD標準要求待測設備(EUT)經受3次正放電和3次負放電

，而IEC ESD標準則要求10次正放電和10次負放電測試。與標稱多種HBM ESD保護級別的其他RS-485收發器相比
，具有IEC 61000-4-2 ESD額定值的ADM3065E更適合在惡劣環境中工作。

 

圖3. IEC 61000-4-2 ESD波形(8 kV)與HBM ESD波形(8 kV)的對比
 

 

編碼器使用的通信協議有很多種，例如EnDat
、BiSS、HIPERFACE和Tamagawa。盡管有區別，但編碼器通信協議在實現方麵具有相似點。這些協議的接口是串行雙向管道
，符合RS-422或RS-485電dian氣qi規gui範fan。雖sui然ran硬ying件jian層ceng有you相xiang同tong之zhi處chu，但dan運yun行xing每mei種zhong協xie議yi所suo需xu的de軟ruan件jian是shi獨du一yi無wu二er的de。通tong信xin堆dui棧zhan和he所suo需xu的de應ying用yong程cheng序xu代dai碼ma均jun特te定ding於yu協xie議yi。本ben文wen主zhu要yao說shuo明mingEnDat 2.2接口主機側的硬件和軟件實現。

 

 

延遲分為兩類：第一類是電纜的傳輸延遲，第二類是收發器的傳播延遲。電纜延遲由光速和電纜的電介質常數決定，典型值為6 ns/m至10 ns/m。當總延遲超過半時鍾周期時，主機和從機之間的通信就會出故障。對此
，設計人員有如下選擇：

 

* 降低數據速率* 減小傳播延遲* 在主機側提供延遲補償

 

選項3可(ke)同(tong)時(shi)補(bu)償(chang)電(dian)纜(lan)延(yan)遲(chi)和(he)收(shou)發(fa)器(qi)延(yan)遲(chi)，因(yin)此(ci)是(shi)確(que)保(bao)係(xi)統(tong)能(neng)以(yi)高(gao)時(shi)鍾(zhong)速(su)率(lv)通(tong)過(guo)長(chang)電(dian)纜(lan)運(yun)行(xing)的(de)有(you)效(xiao)辦(ban)法(fa)。缺(que)點(dian)是(shi)延(yan)遲(chi)補(bu)償(chang)會(hui)增(zeng)加(jia)係(xi)統(tong)的(de)複(fu)雜(za)性(xing)。在(zai)延(yan)遲(chi)補(bu)償(chang)不(bu)可(ke)行(xing)的(de)係(xi)統(tong)中(zhong)，或(huo)在(zai)電(dian)纜(lan)較(jiao)短(duan)的(de)係(xi)統(tong)中(zhong)，使(shi)用(yong)傳(chuan)播(bo)延(yan)遲(chi)短(duan)的(de)收(shou)發(fa)器(qi)具(ju)有(you)明(ming)顯(xian)的(de)優(you)勢(shi)。低(di)傳(chuan)播(bo)延(yan)遲(chi)使(shi)得(de)時(shi)鍾(zhong)速(su)率(lv)可(ke)以(yi)更(geng)高(gao)，而(er)且(qie)不(bu)必(bi)在(zai)係(xi)統(tong)中(zhong)引(yin)入(ru)延(yan)遲(chi)補(bu)償(chang)。

 

圖4. 實驗設置
 

 

主機實現包括串行端口和通信堆棧。編碼器協議並不兼容標準端口（例如UART）
，故無法使用大多數通用微控製器上的外設。不過，利用FPGA的可編程邏輯可以在硬件中實現專用通信端口，並支持延遲補償等高級特性。FPGA方法雖然很靈活，可以針對具體應用進行定製，但也有缺點。與處理器相比
，FPGA成本高
，功耗大，而且上市時間長。

 

本文討論的EnDat接口是在ADI公司的ADSP-CM40x上實現，後者是一款針對電機控製驅動器而開發的處理器。除了脈寬調製器(PWM)定時器、模數轉換器(ADC)和sinc濾波器等用於電機控製的外設以外

，ADSP-CM40x還有高度靈活的串行端口(SPORT)。

 

這些SPORT可以仿真多種協議
，包括EnDat和BiSS等編碼器協議。由於ADSP-CM40x的外設很豐富，所以它不僅能執行高級電機控製，而且能與編碼器接口。換言之，無需使用FPGA。

 

 

EnDat 2.2測試設置如圖4所示。EnDat從機是Kollmorgen的一款標準伺服電機(AKM22)，EnDat編碼器(ENC1113)安裝在軸上。三對線（數據
、時鍾和電源線）將編碼器連接到收發器板。EnDat PHY上有兩個收發器和用於編碼器的電源。一個收發器用於時鍾，另一個收發器用於數據線路。EnDat主機由ADSP-CM40x結合標準外設和軟件而實現。發送端口和接收端口均利用靈活的SPORT實現。EnDat協議包括多種長度不同的幀，不過這些幀全都基於相同序列，如圖5所示。首先，主機發送命令至從機，然後從機處理命令並執行必要的計算。最後，從機將結果送回主機。

 

圖5. EnDat發送/接收序列
 

發送時鍾(Tx CLK)由處理器ADSP-CM40x產生。由於係統延遲，來自編碼器的數據在返回處理器之前會與發送時鍾錯相。為補償傳輸延遲tDELAY，處理器還會產生一個接收時鍾(Rx CLK)，它比發送時鍾延遲tDELAY。讓接收時鍾與自從機收到的數據同相是補償傳輸延遲的有效辦法。

 

來自處理器的時鍾信號是連續的
，而EnDat協議規定
，時鍾隻能在通信期間施加於編碼器。在所有其他時候，時鍾線路必須保持高電平。為此，處理器產生一個時鍾使能信號CLK EN，其被送至ADM3065E數據使能引腳。恰好兩個時鍾周期(2T)之後，主機開始在Tx DATA上發出命令。

 

命令有6位長
，隨後是兩個0位。為了控製收發器的數據方向，處理器在傳輸時將Tx/Rx EN位置1。在(zai)從(cong)機(ji)準(zhun)備(bei)響(xiang)應(ying)的(de)同(tong)時(shi)，係(xi)統(tong)進(jin)入(ru)等(deng)待(dai)狀(zhuang)態(tai)，主(zhu)機(ji)繼(ji)續(xu)施(shi)加(jia)時(shi)鍾(zhong)

，但(dan)數(shu)據(ju)線(xian)無(wu)效(xiao)。當(dang)從(cong)機(ji)準(zhun)備(bei)就(jiu)緒(xu)時(shi)

，數(shu)據(ju)線(xian)接(jie)收(shou)數(shu)據(ju)被(bei)拉(la)高(gao)
，然(ran)後(hou)立(li)即(ji)發(fa)送(song)響(xiang)應(ying)。收(shou)到(dao)n位響應之後，主機將CLK EN信號設為低電平以停止時鍾。與此同時，ENC CLK信號變為高電平。數據流為半雙工式
， ENC數據圖為畫在一起的收發數據流。

 

 

圖6顯示了EnDat係統的測試結果。測試使用的時鍾頻率為8 MHz，延遲補償通過接收時鍾相移實現。底部信號是來自EnDat主機的命令。此處顯示的命令為“發送位置”，其前麵是兩個0
，接著是六個1，最後又是兩個0。該命令總共有10位。編碼器的響應是從頂部起的第三個信號。合並數據線是從頂部起的第二個信號。最後，頂部信號是施加於編碼器的時鍾。

 

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