在(zai)電(dian)阻(zu)抗(kang)多(duo)頻(pin)及(ji)參(can)數(shu)成(cheng)像(xiang)技(ji)術(shu)中(zhong)正(zheng)交(jiao)序(xu)列(lie)數(shu)字(zi)解(jie)調(tiao)法(fa)的(de)抗(kang)噪(zao)性(xing)能(neng)對(dui)信(xin)號(hao)每(mei)周(zhou)期(qi)的(de)采(cai)樣(yang)點(dian)數(shu)決(jue)定(ding)，采(cai)樣(yang)點(dian)數(shu)越(yue)多(duo)，抗(kang)噪(zao)性(xing)能(neng)越(yue)高(gao)。當(dang)采(cai)樣(yang)信(xin)號(hao)頻(pin)率(lv)很(hen)高(gao)時(shi)，為(wei)了(le)在(zai)被(bei)采(cai)樣(yang)信(xin)號(hao)的(de)一(yi)周(zhou)期(qi)內(nei)多(duo)采(cai)樣(yang)，就(jiu)需(xu)要(yao)提(ti)高(gao)采(cai)樣(yang)時(shi)鍾(zhong)的(de)頻(pin)率(lv)，但(dan)是(shi)由(you)於(yu)係(xi)統(tong)的(de)ADC 器件時鍾速率並不能達到要求的高頻速率或者存儲處理速度等不能滿足要求因此我們可以采用低速ADC 器件通過等效時間采樣來對寬帶模擬信號進行數據采集從而使係統易於實現。

1 等效時間采樣原理

等效時間采樣技術是把周期性或準周期性的高頻、快速信號變換為低頻的慢速信號。在電路上隻對取樣前的電路具有高頻的要求，大大降低采樣變換後的信號處理
、顯示電路對速度的要求

，簡化了整個係統的設計難度。等效時間采樣分為順序采樣（sequential equivalent sampling）、隨機采樣（random equivalent sampling） 以及結合這兩種方式的混合等效采樣（compound equivalent sampling）。在下麵我將介紹等效時間采樣中的混合時間采樣，對於周期性信號的等效時間采樣如圖1（a）所示。

在第一周期中的橫軸（時間）的第2 與第6 處的時鍾上升沿對模擬信號進行采樣，圖中的箭頭表示采樣時刻。在一個周期中可以采集兩個點，緊接著在第二個周期橫軸的第11與第15 chudeshizhongshangshengyanduimonixinhaojinxingcaiyang。weilefangbianguanchazaicijiangdiyizhidiwuzhouqideboxingzongxiangpailie。keyikandaodierzhouqibidiyizhoudecaiyangdianjuligezizhouqiqishidiandeshijianwanleyigeshizhongzhouqi。disanzhouqibidierzhoudecaiyangdianjulidisanzhouqiqishidiandeshijianwanleyigeshizhongzhouqi。zaidisizhouqijinxingcaiyangshiwomenkeyifaxiandiergecaiyangdianyijingjinrudiwuzhouqi。ruguowomenzaidiwuzhouqizhoushitujixuyongyishangfangshijinxingcaiyangjidiwuzhouqibidisizhoudecaiyangdianjuliqishidiandeshijianwanyigeshizhongzhouqi，namewomenhuifaxianzaidiwuzhouqidecaiyangqishidiancaiyangdaodezhizhongfulediyizhouqicaiyangdaodeshuzhi。suoyicishiwomenkeyizhongzhicaiyangnamewomenjiudedaolerutu1 中的第6 個波形示意圖所表示的在一個周期的正弦波形中采到的8 個數據點。

我們通過將高頻時鍾進行分頻已達到或者接近滿足處理速度時鍾要求。在圖1（b）中幅度最小的時鍾信號為采樣時鍾。由圖1（b）可以很清楚的看到分頻後的時鍾波形，分頻後的時鍾波形在時鍾的上升沿對信號進行采樣，那麼就會得到如圖1（a）中所表示的等效時間采樣。

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2 基於FPGA的等效時間采樣實現

2.1 係統硬件實現框圖

係統的總體框圖如圖2
，FPGA 控製的等效采樣時鍾連接到ADC 器件的時鍾部分，ADC 器件在時鍾的控製下對寬帶模擬信號進行采樣
，采集到的數據傳送到FPGA 中的FIFO，FPGA 再將FPGA 中FIFO 的數據傳遞到USB 中的FIFO

，然後USB 將USB 中FIFO 數(shu)據(ju)推(tui)送(song)到(dao)計(ji)算(suan)機(ji)，計(ji)算(suan)機(ji)對(dui)接(jie)收(shou)到(dao)的(de)數(shu)據(ju)進(jin)行(xing)重(zhong)構(gou)處(chu)理(li)。對(dui)於(yu)信(xin)號(hao)周(zhou)期(qi)的(de)獲(huo)取(qu)，在(zai)電(dian)阻(zu)抗(kang)多(duo)頻(pin)及(ji)參(can)數(shu)成(cheng)像(xiang)技(ji)術(shu)中(zhong)采(cai)集(ji)信(xin)號(hao)的(de)周(zhou)期(qi)是(shi)由(you)發(fa)送(song)信(xin)號(hao)的(de)周(zhou)期(qi)決(jue)定(ding)， 而對於其他複雜周期信號的周期獲得可以通過所采用的方法獲得。


2.2 等效時間采樣時鍾的程序實現

圖3 展示了基於FPGA 生成的等效時間采樣模塊的輸入端口與輸出端口。其中CLK 表示高頻時鍾的輸入，RESET表示的是複位輸入端，FREN_CON 表示的是分頻控製輸入用於控製高頻時鍾的分頻數，SANM_CONT 表示的是模擬信號的周期包含多少個高頻時鍾信號的波形
，CLK_ADC_OUT 表示的是輸出時鍾端口，此端口連接到模數轉換器件（ADC）的時鍾輸入端口。


3 波形仿真

波形仿真是以模擬信號的一周期等於8 個CLK 時鍾周期，CLK_ADC_OUT 是對CLK 進行4 分頻且分頻後的時鍾占空比為50%為假設的。1 號箭頭指向的時鍾上升沿標誌著第一周期結束
，上升沿之後進入第二周期。同理，2號箭頭所指時鍾的上升沿標誌著第二周期的結束，上升沿之後標誌著進入第三周期。

在第一個周期中從CLK 的第一個上升沿開始計時同時對CLK 進行分頻可以得到CLK_ADC_OUT 時鍾信號， 在第一周期中在CLK 的第二個上升沿CLK_ADC_OUT 電平翻轉（存在延時）， 在第二周期中在第三個上升沿CLK_ADC_OUT電平翻轉
， 在第三個周期中在CLK 的第四個上升沿CLK_ADC_OUT 電平翻轉。可以看出波形仿真圖是對圖1（a）、（b）兩圖表達時鍾的實現。在這裏應該注意到，在第一周期中雖然也有8 個CLK 的上升沿，但是並沒有表示出如1 號箭頭所指CLK 時鍾上升沿之後與第二周期第一個CLK 時鍾上升沿之間的波形。

本文介紹了等效時間采樣的基本原理、係統實現的具體方案。等效時間采樣技術實現了利用低速的ADC 器件對寬帶模擬信號的采集， 降低了係統對ADC 器件的要求以及係統實現的複雜度。本文介紹的等效時間采樣技術由於使用了FPGA 采樣技術， 使shi得de在zai被bei采cai樣yang信xin號hao的de一yi個ge周zhou期qi中zhong相xiang較jiao於yu一yi個ge周zhou期qi僅jin能neng采cai集ji一yi個ge點dian的de順shun序xu等deng效xiao時shi間jian采cai樣yang有you很hen大da的de提ti高gao
，並bing且qie可ke以yi控kong製zhi被bei采cai集ji信xin號hao一yi個ge周zhou期qi中zhong的de采cai集ji點dian數shu從cong而er可ke以yi根gen據ju後hou續xu器qi件jian處chu理li速su度du實shi現xian變bian頻pin控kong製zhi采cai樣yang。通tong過guoFPGA 實現等效采樣時間
，降低了係統實現的複雜度，同時可以十分方便的對代碼進行修改使係統的調試更加簡便。

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