平方根的FPGA實現方法很多，有的算法為了減少片上資源的使用
，邏輯實現上盡量避免使用乘法，比如CORDIC,逐位計算
，non-restoring 等，現在FPGA上通常都有硬件乘法器，可采用迭代法和泰勒級數展開，本文采用泰勒級數展開的方法，級數采用5級
，係數采用3.15的定點表示形式，小數部分15位，整數部分2位為了保證後續計算結果不溢出，整個位寬為18位
，計算公式如式(1)所示：

 

 

對於輸入x 位於(65 536,0]之zhi間jian，由you於yu數shu的de範fan圍wei較jiao大da，通tong常chang進jin行xing歸gui一yi化hua處chu理li
，采cai用yong的de方fang法fa通tong過guo左zuo移yi運yun算suan去qu掉diao二er進jin製zhi定ding點dian數shu的de所suo有you前qian導dao零ling，將jiang輸shu入ru的de數shu轉zhuan換huan為wei定ding點dian小xiao數shu[0.5,1)之間，在完成平方根運算之後，然後根據前導零個數的奇
、偶性不同分別進行去歸一化處理，原理如式(2)所示，將輸入數y 分為sx,s=2n,n 即為y 的二進製前導零的個數。

 

 

整個過程的設計模塊如圖1所示。

 

 

 

　　通常在FPGA 上的運算可以采用定點和浮點兩種方式來實現
，定點運算和浮點運算相比盡管數表示的範圍較小，設計較為複雜，但是速度較快，占用FPGA資源較小，本設計采用定點來完成。平方根的輸入為非負數，包括符號位為定點32位輸入，其中高16位為整數部分，低15位為小數部分，可以直接計算的平方根範圍為(65 536,0],結果采用32位輸出，最高位為符號位，接著的高8位為整數部分，低23位為小數部分。

 

 

　　采用MyHDL 0.8,采用GTKWAVE 查看仿真波形
，FPGA 器件采用Altera公司CycloneⅡ 2C35F672C6,編譯綜合采用Quartus 12.1sp1 webpack.

 

 

　　基於Python 的軟硬件協同設計的過程如圖2 所示，由於本設計最終要在硬件上實現，在設計時Python的硬件設計部分采用MyHDL 可綜合子集
，最後使用MyHDL的toVerilog()函數將MyHDL設計自動轉換為相應的Verilog 代碼，由於MyHDL 支持與Verilog 混合仿真，設計時的測試平台可以重用
，仿真速度和設計效率大大提高。在完成基於Python軟硬件設計並仿真正確之後，就可以回到進行傳統的FPGA 設計流程，進行後續的下載
，綜合和測試工作。

 

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　　在設計過程中生成的VCD仿真波形可以隨時采用GTKWAVE 查看，可以便於校驗設計是否正確，最終完成的仿真波形如圖3所示。

 

 

 

　　由於整個過程采用Python設計，Python存在大量的軟件包可以使用

，平方根完成的測試數據結果如表1所示


，采用基於Python 的繪圖包matplotlib 繪製的當x 在[0.5,1.0]之間時的平方根誤差如圖4所示。

 

 

 

　　在上麵仿真校驗符合設計要求後，將Python自動轉換為Verilog描述，采用Quartus編譯綜合
，並使用Model-sim仿真的波形如圖5所示
，與圖3的Python環境下仿真波形相似，由此可見采用Python的軟硬件協同設計方法能有效地進行FPGA 設計。綜合後FPGA 資源使用情況：LE共1 506個，寄存器64個

，嵌入式9位硬件乘法器10個。

 

 

結語：本文在FPGA 上利用Python的擴展包MyHDL完wan成cheng了le定ding點dian平ping方fang根gen算suan法fa，仿fang真zhen校xiao驗yan和he傳chuan統tong的de設she計ji方fang法fa仿fang真zhen速su度du更geng快kuai
，效xiao率lv更geng高gao，實shi現xian了le將jiang軟ruan件jian算suan法fa向xiang硬ying件jian轉zhuan換huan，完wan成cheng軟ruan硬ying件jian係xi統tong協xie同tong設she計ji。

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