中心議題：

• 開關電流存儲單元分析
• 電路延遲線的設計
• 時鍾饋通誤差及傳輸誤差的改善

解決方案：

• 改善時鍾饋通誤差可采用S2I電路
• 盡可能地增加輸出阻抗

開關電流技術是近年來提出的一種新的模擬信號采樣
、保持、處理技術。與已成熟的開關電容技術相比，開關電流技術不需要線性電容和高性能運算放大器，整個電路均由MOS管構成，因此可與標準數字CMOS工gong藝yi兼jian容rong，可ke與yu數shu字zi電dian路lu使shi用yong相xiang同tong工gong藝yi
，並bing集ji成cheng在zai同tong一yi塊kuai芯xin片pian上shang，所suo以yi也ye有you人ren稱cheng之zhi為wei數shu字zi工gong藝yi的de模mo擬ni技ji術shu。但dan是shi開kai關guan電dian流liu電dian路lu中zhong存cun在zai一yi些xie非fei理li想xiang因yin素su
，如ru時shi鍾zhong饋kui通tong誤wu差cha和he傳chuan輸shu誤wu差cha，它ta直zhi接jie影ying響xiang到dao電dian路lu的de性xing能neng。

本(ben)文(wen)詳(xiang)細(xi)分(fen)析(xi)了(le)第(di)二(er)代(dai)開(kai)關(guan)電(dian)流(liu)存(cun)儲(chu)單(dan)元(yuan)存(cun)在(zai)的(de)問(wen)題(ti)，提(ti)出(chu)了(le)改(gai)進(jin)方(fang)法(fa)，並(bing)設(she)計(ji)了(le)延(yan)遲(chi)線(xian)電(dian)路(lu)。此(ci)電(dian)路(lu)可(ke)以(yi)精(jing)確(que)地(di)對(dui)信(xin)號(hao)進(jin)行(xing)采(cai)樣(yang)並(bing)延(yan)遲(chi)任(ren)意(yi)時(shi)鍾(zhong)周(zhou)期(qi)。解(jie)決(jue)了(le)第(di)二(er)代(dai)開(kai)關(guan)電(dian)流(liu)存(cun)儲(chu)單(dan)元(yuan)產(chan)生(sheng)的(de)誤(wu)差(cha)，利(li)用(yong)此(ci)電(dian)路(lu)可(ke)以(yi)方(fang)便(bian)地(di)構(gou)造(zao)各(ge)種(zhong)離(li)散(san)時(shi)間(jian)係(xi)統(tong)函(han)數(shu)。

1第二代開關電流存儲單元分析

第二代開關電流存儲單元，在φ1(n-1)相，S1，S2閉合
，S3斷開，晶體管M連成二極管形式，輸入電流ii與偏置電流I之和給柵源極間電容C充電。隨著充電的進行，柵極電壓vgs達到使M能維持整個輸入電流的電平
，柵極充電電流減至零，達到穩態
，此時M的漏極電流為：


在φ2(n)相
，S1
，S2斷開
，S3閉合
，此時輸出端電流為：

Z域傳輸函數為：

綜上可看出，晶體管M既作為輸入存儲管又作為輸出管，輸出電流i0僅在φ2相期間獲得。
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2延遲線

從結果來看，由於時鍾饋通誤差和傳輸誤差的存在

，第二代開關電流存儲單元(以下簡稱基本存儲單元)輸出波形嚴重失真，尤其是級聯後的電路失真更加嚴重
，無法應用到實際中，所以
，設計延遲線電路。

電路原理如下：電路是一個由N+1個並聯存儲單元組成的陣列
，且由時鍾序列控製。在時鍾的φ0。相
，存儲單元M0接收輸入信號，而單元M1提供其輸出。類似的
，在φ1相
，單元M1接收輸入信號，單元M2提供其輸出。這個過程一直持續到單元MN接收其輸入信號
，單元M0提供其輸出信號為止

，然後重複循環。顯然，每個單元都是在其下一個輸入之前一個周期，即在其前一個輸出相N個周期(NT)之後
，提供輸出信號。如取N=1，zeyanchixianshiyigefanxiangdanweiyanchidanyuan
，huolianxushuruxinhaoshi，tashiyigecaiyangbaochidianlu，cishi，yanchixiandianluhejibencunchudanyuanxiangtong。qingzhuyi，duiyuxunhuandeN-1geshizhongxiang，meigecunchudanyuanjibujieshouxinhaoyebutigongxinhao。zaizhexieshike，cunchujingtiguanshangdeloudianyazhibianhuadaoposhimeigepianzhidianliuhebaochizaiqiyouguancunchujingtiguanzhongdedianliuzhijianpipei。geichuZ域傳輸函數為：


用基本存儲單元級聯延遲N個周期，則需要2N個基本存儲單元級聯，並且電路的時鍾饋通誤差和傳輸誤差會隨著N的增加越來越嚴重，到最後原信號將淹沒在誤差信號中。延遲線電路若要實現信號延遲N個時鍾周期，則需要N+1個並聯存儲單元組成，並且需要N+1zhongshixu。youyuzhezhongdianlujiegoubuxuyaojilian
，suoyibingbuhuixiangjibencunchudanyuanjiliannayangshideshizhongkuitongwuchahechuanshuwuchayuelaiyueda。danshishizhongkuitongwuchahechuanshuwucharengrancunzai，yixiageichujiejuebanfa。

3時鍾饋通誤差及傳輸誤差的改善

3．1時鍾饋通誤差的改善

改善時鍾饋通誤差可采用S2I電路。它的工作原理為：在φ1a相
，Mf的柵極與基準電壓Vref相連，此時Mf為Mc提供偏置電流JoMc中存儲的電流為ic=I+ii。當φ1b由高電平跳變為低電平時，由於時鍾饋通效應等因素造成Mc單元存儲的電流中含有一個電流誤差值
，假設它為△ii，則Mc中存儲的電流為ic=J+ii+△ii。在φ1b相期間，細存儲管Mf對誤差電流進行取樣
，由於輸入電流仍然保持著輸入狀態
，所以Mf中存儲的電流為If=J+△ii。當φ1b由高電平跳變為低電平時
，考慮到△ii<<J，所以可以認為Mf和Mc的漏極端子為“虛地”端
，即此時Mf和Mc的漏極端電壓與沒有信號輸入時的電壓非常接近。在φ2相為高電．平期間
，由φ1b的時鍾饋通效應在Mf產生的誤差電流為δi，則If=I+△ii+δi，由於δi是由△ii產生的，且δi<<△ii，所以輸出電流io=If-Ic=-ii+δi，由於△ii已經被抵消，而δi很小
，所以可以認為輸出電流與輸入電流相等。

3．2傳輸誤差的改善

傳(chuan)輸(shu)誤(wu)差(cha)產(chan)生(sheng)的(de)原(yuan)因(yin)是(shi)當(dang)電(dian)路(lu)級(ji)聯(lian)時(shi)，因(yin)為(wei)傳(chuan)輸(shu)的(de)是(shi)電(dian)流(liu)信(xin)號(hao)
，要(yao)想(xiang)信(xin)號(hao)完(wan)全(quan)傳(chuan)輸(shu)到(dao)下(xia)一(yi)級(ji)，必(bi)須(xu)做(zuo)到(dao)輸(shu)出(chu)阻(zu)抗(kang)無(wu)窮(qiong)大(da)，但(dan)在(zai)實(shi)際(ji)中(zhong)是(shi)不(bu)可(ke)能(neng)實(shi)現(xian)的(de)，隻(zhi)能(neng)盡(jin)可(ke)能(neng)地(di)增(zeng)加(jia)輸(shu)出(chu)阻(zu)抗(kang)。
計算出輸出電阻為：


與第二代基本存儲單元相比
，輸出電阻增大

結合S2I電路與調整型共源共柵結構電路的優點，構造調整型共源共柵結構S2I存儲單元。
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所有NMOS襯底接地，所有PMOS襯底接電源，所有開關管寬長比均為0．5μm／O．5μm。輸入信號為振幅50μA，頻率為200kHz的正弦信號，時鍾頻率為5MHz，Vref=2．4V
，VDD=5V。表1中給出了主要晶體管仿真參數。


將原電路按照延遲線的結構連接並仿真，延遲3個時鍾周期(相當於6個基本存儲單元級聯)
，仿真結果如圖l所示。

xiangxifenxiledierdaikaiguandianliucunchudanyuancunzaidequedian，tichulegaijinfangfa，bingshejilekeyiyanchirenyishizhongzhouqideyanchixiandianlu，fangzhenjieguobiaoming
，gaidianlujuyoujigaodejingdu，congershigaidianlunengyingyongyushijidangzhong。qiZ域傳輸函數為
，在實際應用中，該電路可作為離散時間係統的基本單元電路。

由於開關電流技術具有與標準數字CMOS工藝兼容的特點，整個電路均由MOS管構成，這一技術在以後的數模混合集成電路中將有廣闊的發展前景。