當對畫質 (Resolution) 的要求愈來愈高
，相對需要處理的數據量也隨之提升，以4K畫質為例
，其分辨率是FHD (2K×1K) 的四倍。為了節省影像傳輸接口的帶寬耗損，因此時序控製芯片內多半會內建SRAM內nei存cun，此ci一yi內nei存cun用yong來lai暫zan存cun已yi經jing傳chuan送song到dao時shi序xu控kong製zhi芯xin片pian驅qu動dong器qi
，但dan尚shang未wei要yao透tou過guo時shi序xu控kong製zhi芯xin片pian驅qu動dong器qi進jin行xing輸shu出chu的de影ying像xiang數shu據ju。由you於yu麵mian板ban的de尺chi寸cun愈yu來lai愈yu高gao、分辨率愈來愈高
、畫麵更新率、色澤也都在提升
，因此，時序控製芯片內的SRAM內存將不斷的加大容量
，好因應愈來愈大的影像數據傳輸量與處理量。

 

當內建SRAM容量愈來愈大時
，相對時序控製芯片製造的成本也隨之增加。更多的SRAM內(nei)存(cun)容(rong)量(liang)就(jiu)意(yi)味(wei)著(zhe)更(geng)大(da)的(de)芯(xin)片(pian)麵(mian)積(ji)。且(qie)隨(sui)著(zhe)效(xiao)能(neng)與(yu)耗(hao)電(dian)的(de)要(yao)求(qiu)更(geng)加(jia)嚴(yan)謹(jin)
，芯(xin)片(pian)的(de)製(zhi)程(cheng)也(ye)就(jiu)愈(yu)往(wang)高(gao)階(jie)製(zhi)程(cheng)邁(mai)進(jin)。伴(ban)隨(sui)而(er)來(lai)的(de)問(wen)題(ti)，就(jiu)是(shi)芯(xin)片(pian)良(liang)率(lv)以(yi)及(ji)工(gong)作(zuo)可(ke)靠(kao)度(du)的(de)影(ying)響(xiang)。先(xian)進(jin)製(zhi)程(cheng)與(yu)愈(yu)來(lai)愈(yu)大(da)的(de)內(nei)存(cun)需(xu)求(qiu)，成(cheng)為(wei)時(shi)序(xu)控(kong)製(zhi)芯(xin)片(pian)製(zhi)造(zao)端(duan)的(de)不(bu)穩(wen)定(ding)因(yin)素(su)。

 

為確保時序控製芯片上的內存工作正常
，內建自我測試技術 (BIST; Built-In Self -Test) 成為芯片實作中，不可或缺的一部分。自我測試電路 (Built-In Self-Test)
，可(ke)以(yi)提(ti)高(gao)測(ce)試(shi)的(de)錯(cuo)誤(wu)涵(han)蓋(gai)率(lv)，縮(suo)短(duan)設(she)計(ji)周(zhou)期(qi)，增(zeng)加(jia)產(chan)品(pin)可(ke)靠(kao)度(du)，並(bing)加(jia)快(kuai)產(chan)品(pin)的(de)上(shang)市(shi)速(su)度(du)。由(you)於(yu)傳(chuan)統(tong)的(de)測(ce)試(shi)做(zuo)法(fa)是(shi)針(zhen)對(dui)單(dan)一(yi)嵌(qian)入(ru)式(shi)內(nei)存(cun)開(kai)發(fa)嵌(qian)入(ru)式(shi)測(ce)試(shi)電(dian)路(lu)，所(suo)以(yi)會(hui)導(dao)致(zhi)時(shi)序(xu)控(kong)製(zhi)芯(xin)片(pian)麵(mian)積(ji)過(guo)大(da)與(yu)測(ce)試(shi)時(shi)間(jian)過(guo)久(jiu)的(de)問(wen)題(ti)，進(jin)而(er)增(zeng)加(jia)時(shi)序(xu)控(kong)製(zhi)芯(xin)片(pian)設(she)計(ji)產(chan)生(sheng)的(de)測(ce)試(shi)費(fei)用(yong)與(yu)銷(xiao)售(shou)成(cheng)本(ben)。另(ling)外(wai)，傳(chuan)統(tong)內(nei)存(cun)測(ce)試(shi)方(fang)法(fa)無(wu)法(fa)針(zhen)對(dui)一(yi)些(xie)缺(que)陷(xian)類(lei)型(xing)而(er)彈(dan)性(xing)選(xuan)擇(ze)內(nei)存(cun)測(ce)試(shi)的(de)算(suan)法(fa)
，將(jiang)導(dao)致(zhi)內(nei)存(cun)測(ce)試(shi)結(jie)果(guo)不(bu)準(zhun)確(que)。有(you)鑒(jian)於(yu)此(ci)
，厚(hou)翼(yi)科(ke)技(ji)特(te)別(bie)開(kai)發(fa)「整合性內存自我測試電路產生環境-Brains」，以解決傳統設計之不足。本文將針對時序控製芯片應用

，結合厚翼科技所開發之「整合性內存自我測試電路產生環境-Brains」
，搭配實作案例跟讀者們分享。

 

 

以下將以時序控製芯片應用實作案例
，介紹如何透過Brains自動化產生相關內存測試電路
，以解決內存所造成良率下降問題。此案例所使用的製程為130nm，圖一是該案例簡略架構圖
，此架構明確地將芯片IO部分與主要功能部分切開來，並透過Pin Mux功能，來節省芯片頂層所需的控製腳位。在主要功能部分，共有四個Clock Domain，各別Clock Domain下，各自包含了不同種類的內存於其中。針對這些內存，我們透過Brains自動化的產生相對應之內存測試電路。

 

圖一 T-CON案例簡略架構圖

 

此案例中，針對內存測試的需求，包含了：全速測試模式 (At-Speed Testing)，Bypass功能以及自動分群 (Auto Grouping)。其中的Bypass功能，主要是用來提升DFT Test Coverage。當透過Scan Chain做測試時
，由於無法觀測到內存內部數值，所以整體芯片Test Coverage會受影響。Brains所支持的Bypass功gong能neng，即ji是shi用yong來lai補bu足zu此ci點dian。該gai功gong能neng將jiang內nei存cun的de輸shu入ru端duan及ji輸shu出chu端duan進jin行xing異yi或huo處chu理li
，並bing可ke根gen據ju需xu求qiu，選xuan擇ze是shi否fou使shi用yong緩huan存cun器qi來lai儲chu存cun數shu值zhi。藉ji此ci
，可ke在zaiScan Chain測試模式下，提升整體芯片Test Coverage。

 

由於不同的設計項目及應用，對於內存測試的需求不盡相同。因此，Brains將不同的設計需求，以選項的方式呈現。使用者可根據不同的需求
，選擇所需的功能。圖二為Brains功能選擇範例檔案 (Brains Feature List, BFL)。其中紅色框線的部分，即是用來選擇Bypass功能是否要支持。

 

圖二 Brains功能選擇範例檔案

 

此案例總共使用到148個內存
，其類型包含了Single-Port SRAM
，Dual-Port SRAM以及Two-Port SRAM。透過Brains所支持的內存自動辨識功能，用戶隻需將內存模塊的Behavior Model (Verilog file) 指定到Brains中，則可輕易地將設計項目中所用到的內存模塊辨識出來。再搭配Brains所支持的Clock Tracing功能，從內存模塊的Clock訊號
，往上層追溯，直到該設計項目的Clock Root點，即可自動地將內存模塊歸類到各自所屬的Clock Domain下。表一為自動分群之後的分群架構
，共有四個BIST Controller，各別針對其所屬之內存模塊來進行控製與測試。而詳細的分群架構，則會記錄在Brains所產出之BRAINS_memory_spec.meminfo檔案中，該檔案記錄各個BIST Controller中
，關於Sequencer和Group的架構
，如圖三所示。

 

表一 內存自動分群結果

 

圖三 BRAINS_memory_spec.meminfo範例檔案

 

由圖三可得知，單一Clock Domain下
，會包含Controller, Sequencer等架構
，而Sequencer下則會根據BFL中關於Group的定義來劃分Group的架構，相關設定如圖四所示。其中sequencer_limit選項用來設定單一Sequencer下，所支持最多Group數。而group_limit選項則是用來設定單一Group下，所支持最多內存模塊數目。

 

圖四 BFL中Grouping相關設定

 

 

當Brains執行完畢後，則會產生相對應檔案。其中包含BIST 電路檔案 (Verilog file) 、相關合成模擬執行檔案 (TCL file) 以及加入BIST電路後的完整設計檔案 (Final RTL Design; Verilog file)。圖五為加入BIST電路後，完整的設計項目架構。

 

從圖五可得知

，此實作案例最後會由一組JTAG接口，來控製整個BIST測試的流程。單一JTAG接口的控製方式，可節省芯片頂層的腳位數目，且標準JTAG接口，也方便與其它功能整合。

 

圖五 實作結果架構圖

 

當相關電路產生完畢後，需要透過仿真來驗證功能性是否完好。Brains除了產生相對應的仿真程序外，也會額外產生包含有Fault Bits的預先埋錯內存模塊 (Faulty Memory Model)。此預先埋錯內存模塊主要用來驗證Brains所產生的BIST電路功能正確與否。表二為各個Clock Domain執行模擬驗證時所需花費的時間。

 

除了仿真時間之外，所產生的BIST電路麵積
，通常也是芯片設計實作中，考慮的因素之一。表三為BIST電路合成完之麵積結果，全部的BIST電路占約23K Gate Counts。以此案例之T-CON芯片所含148個內存數目來比，BIST電路所占之芯片麵積相當渺小。

 

表二 模擬時間結果

 

表三 BIST電路麵積結果

 

 

因應高畫質世代來臨
，時序控製芯片內含之內存數量勢必愈來愈多，此時，內存測試解決方案亦成為芯片設計中不可或缺的一環。藉由Brains自動化產生相對應的內存測試電路，對用戶來講，不需太過繁複的設定過程
，即可完成內存測試解決方案的實作。以此案例為例，單純Brains運行的時間，隻需約九分鍾的時間 (如圖六所示) 就能完成內存測試解決方案的實作。對於分秒必爭的ASIC實作時程來說
，可節省相當大的時間。除此之外，Brains彈性的設定選項
，以及基於自有專利所建構的硬件電路
，都是用戶在實作內存測試解決方案的一大利器。

 

圖六 Brains實作時間信息