複位信號是一個脈衝信號，它會使設計的電路進入設定的初始化狀態，一般它作用於寄存器，使寄存器初始化為設定值；其脈衝有效時間長度必須大於信號到達寄存器的最大時延，這樣才有可能保證複位的可靠性。

 

下麵將討論FPGA/CPLD的複位電路設計。

 

 

根據電路設計，複位可分為異步複位和同步複位。

 

對dui於yu異yi步bu複fu位wei，電dian路lu對dui複fu位wei信xin號hao是shi電dian平ping敏min感gan的de

，如ru果guo複fu位wei信xin號hao受shou到dao幹gan擾rao，如ru出chu現xian短duan暫zan的de脈mai衝chong跳tiao變bian，電dian路lu就jiu會hui部bu分fen或huo全quan部bu被bei恢hui複fu為wei初chu始shi狀zhuang態tai，這zhe是shi我wo們men不bu願yuan看kan到dao的de。因yin此ci
，異yi步bu複fu位wei信xin號hao是shi一yi個ge關guan鍵jian信xin號hao，在zai電dian路lu設she計ji時shi，如ruPCB Layout需要對其優先考慮和作特別保護
，避免信號線出現的幹擾產生非期望的複位。

 

對於同步複位，電路在時鍾信號下對複位信號進行采樣，複位信號隻在時鍾的跳變沿（邊沿）有效；如ru果guo複fu位wei信xin號hao受shou到dao幹gan擾rao，隻zhi要yao該gai幹gan擾rao脈mai衝chong不bu出chu現xian在zai時shi鍾zhong的de跳tiao變bian沿yan，或huo者zhe脈mai衝chong能neng量liang不bu足zu以yi使shi時shi鍾zhong采cai樣yang到dao有you效xiao的de信xin號hao
，電dian路lu就jiu不bu會hui被bei異yi常chang複fu位wei，這zhe樣yang可ke有you效xiao降jiang低di信xin號hao線xian上shang出chu現xian毛mao刺ci等deng幹gan擾rao信xin號hao所suo產chan生sheng誤wu複fu位wei操cao作zuo的de概gai率lv
，提ti高gao了le電dian路lu的de抗kang幹gan擾rao能neng力li。

 

在FPGA/CPLD設(she)計(ji)中(zhong)
，如(ru)果(guo)複(fu)位(wei)信(xin)號(hao)是(shi)通(tong)過(guo)組(zu)合(he)邏(luo)輯(ji)產(chan)生(sheng)的(de)，我(wo)們(men)在(zai)仿(fang)真(zhen)的(de)時(shi)候(hou)經(jing)常(chang)可(ke)以(yi)看(kan)到(dao)，由(you)於(yu)組(zu)合(he)邏(luo)輯(ji)的(de)競(jing)爭(zheng)冒(mao)險(xian)產(chan)生(sheng)的(de)毛(mao)刺(ci)，會(hui)導(dao)致(zhi)采(cai)用(yong)異(yi)步(bu)複(fu)位(wei)設(she)計(ji)的(de)電(dian)路(lu)被(bei)誤(wu)複(fu)位(wei)；因此在設計當中要對異步複位信號進行同步化處理，避免誤操作產生。

 

具體的做法是：設計一個專門的複位模塊，它對複位信號（記為R）進行同步化處理
，產生新的複位信號（記為RS），這個RS信號可作為其他模塊的複位輸入信號；而其他模塊的電路可全部采用異步複位的設計方式；這樣的設計對複位信號進行統一處理
，可根據需要調整，相對靈活

，需要注意的是
，要盡量降低時鍾邊沿與複位信號R失效時刻的亞穩態出現概率。

 

在實際的FPGA/CPLD應用當中，會出現沒有外部複位信號的情景
，而FPGA/CPLD的時序設計又需要一個複位信號來使內部的寄存器初始化為設定的狀態，這時候就需要通過內部邏輯產生一個內部複位信號。

 

 

neibuzifuweixinhaoshiqijianshangdianhoujinchanshengyicidexinhao

，zhihouyizhibaochiwuxiaozhiqijiandiaodian。zhezhongyicixingxinhao，chanshengtadeshuzidianluzishenxuyaoyigechushidequedingzhuangtai，bingqiexuyaoshangdianhoujiuchuyugaizhongzhuangtai；對於FPGA來說
，其內部寄存器在上電後的狀態是不確定的，即無法預期的，因此利用寄存器的狀態來產生複位信號，不是那麼可靠；但我們可以考慮FPGA的其他資源
，一般FPGA內部都有RAM資源
，這些RAM都可以被配置數據初始化的，也就是說當FPGA上電配置完成後，被初始化的RAM的數據內容是確定的。利用這個特點，我們就可以設計可靠的內部自複位信號。

 

下麵給出實現方法：

 

1）配置一個數據長度為1位，地址長度為n位，且全部初始化為1的單口RAM；

 

2）設計一個針對該單口RAM的讀寫模塊，其內部維護一個n位讀指針rp和一個n位寫指針wp
，rp在每個時鍾節拍將其值賦給wp後並加1，保證rp領先於wp
，將單口RAM的輸出數據作為複位信號，另外RAM的輸入數據固定為0
；這樣RAM數據被先讀出，然後被置為0，因此上電配置完成後經過2n個時鍾節拍，RAM的數據從全1變成全0，從而實現一次性脈衝信號的產生。另外，通過控製地址長度n或時鍾頻率，就可得到所需的脈衝寬度。

 

 

CPLD其內部沒有RAM，這樣就不能依靠RAM的初始化數據來產生可靠的複位

；congyuanlishangshuo，qijianshangdianhou，qijicunqidezhuangtaishibuquedingde
，yinciwomenshimeifadedaoyigequedingdechushizhuangtaiquchanshengyigekekaodeneibufuweixinhao，buguowomenhaishikeyichanshengyigeyouyidingshibaigailvdangailvkekongdefuweixinhao，qijibenyuanlishi：設計一個n位的狀態機，見下圖，其中一種狀態表示複位結束（記為LOOP）
，隻要進入該狀態就會一直保持在LOOP狀態上，至於其他狀態都會跳入複位狀態（記為RESET），RESET狀態是暫態，一個時鍾周期就離開進入LOOP狀態；由於狀態LOOP出現的概率僅為：1/2n，我們控製n的長度，就可以將複位失敗概率控製在設定的要求內。

 

Figure 1 內部複位狀態圖

 

在實際的應用中，我們發現某些CPLD產品有一個特性，見下圖：

 

Figure 2 摘自某產品的《handbook.pdf》

 

從上圖可知，該CPLD在(zai)完(wan)成(cheng)內(nei)部(bu)配(pei)置(zhi)後(hou)，其(qi)內(nei)部(bu)所(suo)有(you)寄(ji)存(cun)器(qi)都(dou)處(chu)於(yu)清(qing)零(ling)狀(zhuang)態(tai)，因(yin)此(ci)可(ke)以(yi)說(shuo)寄(ji)存(cun)器(qi)在(zai)上(shang)電(dian)後(hou)是(shi)有(you)一(yi)個(ge)確(que)定(ding)的(de)初(chu)始(shi)狀(zhuang)態(tai)
，但(dan)這(zhe)個(ge)特(te)性(xing)應(ying)該(gai)是(shi)對(dui)通(tong)過(guo)修(xiu)改(gai)具(ju)有(you)固(gu)定(ding)內(nei)連(lian)電(dian)路(lu)的(de)邏(luo)輯(ji)功(gong)能(neng)來(lai)編(bian)程(cheng)的(de)CPLD所特有的，對通過改變內部連線的布線來編程的FPGA來說，並未查到它具有這種特性，因此我們可以采取更簡單的方法來產生內部自複位信號：維護一個n位計數器
，它隨時鍾節拍一直遞增直至某個設定的最大值M
，之後就停止計數，這樣M之前的狀態就可實現為一個一次性的脈衝信號。

 

另外
，該產品用戶如果希望配置完成後CPLD內部各個寄存器的狀態處於可控或者特定的狀態（尤其當其值不一定是清零的狀態），那麼用戶可以使用器件提供的專用管腳DEV_CLRn來達到所期望的效果。

 

 

複位信號是時序電路設計的基本信號，雖然隻是一個脈衝信號，但要使設計的電路可靠地工作，複位信號也是一個需認真對待的因素。