上(shang)拉(la)電(dian)阻(zu)在(zai)電(dian)路(lu)中(zhong)的(de)主(zhu)要(yao)作(zuo)用(yong)就(jiu)是(shi)對(dui)電(dian)流(liu)起(qi)到(dao)限(xian)流(liu)作(zuo)用(yong)，在(zai)一(yi)些(xie)設(she)計(ji)當(dang)中(zhong)經(jing)常(chang)會(hui)用(yong)到(dao)上(shang)拉(la)與(yu)下(xia)拉(la)電(dian)阻(zu)，但(dan)電(dian)源(yuan)的(de)設(she)計(ji)者(zhe)們(men)往(wang)往(wang)對(dui)這(zhe)兩(liang)種(zhong)電(dian)阻(zu)了(le)解(jie)的(de)不(bu)多(duo)
，正(zheng)因(yin)如(ru)此(ci)，在(zai)電(dian)路(lu)出(chu)現(xian)因(yin)為(wei)上(shang)拉(la)與(yu)下(xia)拉(la)電(dian)阻(zu)而(er)導(dao)致(zhi)的(de)問(wen)題(ti)時(shi)，設(she)計(ji)者(zhe)們(men)卻(que)會(hui)找(zhao)不(bu)到(dao)相(xiang)應(ying)的(de)解(jie)決(jue)方(fang)法(fa)。在(zai)本(ben)篇(pian)文(wen)章(zhang)當(dang)中(zhong)，小(xiao)編(bian)將(jiang)為(wei)大(da)家(jia)分(fen)享(xiang)關(guan)於(yu)上(shang)拉(la)電(dian)阻(zu)與(yu)下(xia)拉(la)電(dian)阻(zu)的(de)一(yi)些(xie)基(ji)礎(chu)知(zhi)識(shi)與(yu)經(jing)驗(yan)
，希(xi)望(wang)能(neng)為(wei)大(da)家(jia)有(you)所(suo)幫(bang)助(zhu)。

 

 

1、當TTL電路驅動COMS電路時
，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

 

2、OC門電路必須加上拉電阻，才能使用。

 

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

 

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空

，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。

 

5
、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗幹擾能力。

 

6、提高總線的抗電磁幹擾能力。管腳懸空就比較容易接受外界的電磁幹擾。

 

7、長線傳輸中電阻不匹配容易引起反射波幹擾，加上下拉電阻是電阻匹配，有效的抑製反射波幹擾。

 

 

從灌電流的能力與節約能源的考慮出發
，應具備電阻大，電流小的特點。從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。從確保足夠的驅動電流考慮應當足夠小
；電阻小
，電流大。對於高速電路，過大的上拉電阻可能邊沿變平緩。

 

在10K到1K之間，適用於以上三點。對下拉電阻也有類似道理。對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：

 

1、驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強
，但功耗越大，設計是應注意兩者之間的均衡。

 

2、下級電路的驅動需求。同樣以上拉電阻為例


，當輸出高電平時

，開關管斷開
，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

 

3、高gao低di電dian平ping的de設she定ding。不bu同tong電dian路lu的de高gao低di電dian平ping的de門men檻kan電dian平ping會hui有you不bu同tong，電dian阻zu應ying適shi當dang設she定ding以yi確que保bao能neng輸shu出chu正zheng確que的de電dian平ping。以yi上shang拉la電dian阻zu為wei例li，當dang輸shu出chu低di電dian平ping時shi
，開kai關guan管guan導dao通tong
，上shang拉la電dian阻zu和he開kai關guan管guan導dao通tong電dian阻zu分fen壓ya值zhi應ying確que保bao在zai零ling電dian平ping門men檻kan之zhi下xia。

 

4、頻率特性。以上拉電阻為例
，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲
，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方麵的需求。