本項目通過在FPGA上用Verilog語言實現3D影像在LCD的成像，具有以下優勢：
1、采用可編程的FPGA進行設計
，便於設計的更新與升級，節約成本。
2、緩解CPU在圖形處理方麵的負擔。
3、滿足廣大消費者對3D影像的需求
4、LCD體積小
、質量輕、功耗低，可以用大規模集成電路直接驅動，可以在明亮環境下顯示，不含射線傷害。

一、實現功能

將IP核劃分為四部分
，這裏我們分別稱之為FPGA1模塊、FPGA2模塊FPGA3和模塊FPGA4模塊，模擬CPU發送數據的cpu_module需要我們用Verilog HDL設計。Cpu_module和IP核的幾何變換模塊屬於FPGA1模塊，IP核的光照模塊屬於FPGS2模塊，FPGA3模塊則包含了IP核圖形管線的圖元裝配模塊，剔除剪切模塊
、背麵剔除模塊和投影模塊
，IP核圖形管線最後兩個模塊光柵化和片段處理屬於PFGA4模塊。

二、硬件設計

通過上麵對整個係統功能要求, 性能要求的分析, 我們可以確定係統的基本硬件結構, 其組成框圖如下所示:

圖1： IP核圖形管線的組成
 

 圖中的cpu module模塊用來模擬圖形應用程序經CPU處理得到渲染列表的過程，它將渲染列表命令以GPU方言的形式送到GPU，並等待圖形管線中8級流水線的處理。整個圖形管線分為兩部分，幾何部分和光柵部分，圖中的前6個模塊幾何變換
、光照
、圖元裝配、裁剪

、背麵剔除、投影屬於幾何部分，後2個模塊光柵化和片段處理屬於光柵部分。

三、模塊功能概述

首先是對cpu module送來的數據進行幾何變換，一個三角形圖元由三個頂點構成
，每個頂點包含的信息有位置信息、法線信息、顏色信息等。由於三維空間中的物體都是以頂點的形式描述，所以幾何變換模塊主要是對舀Begin和glEnd之間的頂點數據流和相關命令的處理，所做的工作包含對頂點坐標的平移
、旋轉


、縮放。
 
然ran後hou是shi對dui頂ding點dian顏yan色se的de計ji算suan，每mei個ge頂ding點dian都dou可ke以yi有you自zi己ji的de顏yan色se。影ying響xiang物wu體ti顏yan色se的de因yin素su有you幾ji個ge方fang麵mian，一yi是shi環huan境jing光guang照zhao的de影ying響xiang，二er是shi物wu體ti材cai質zhi本ben身shen對dui光guang源yuan進jin行xing調tiao製zhi

，三san是shi光guang源yuan的de位wei置zhi
，因yin此ci該gai級ji模mo塊kuai有you很hen多duo需xu要yao根gen據ju渲xuan染ran列lie表biao中zhong的de命ming令ling設she置zhi相xiang應ying的de參can數shu，然ran後hou按an照zhao光guang照zhao原yuan理li和he各ge個ge模mo型xing參can數shu計ji算suan出chu頂ding點dian的de顏yan色se。頂ding點dian的de坐zuo標biao位wei置zhi和he顏yan色se信xin息xi有you了le以yi後hou就jiu需xu要yao將jiang單dan獨du的de頂ding點dian數shu據ju組zu裝zhuang成cheng一yi個ge個ge圖tu元yuan，OpenGL支持的圖元有點、線、三角形、折線、線環
、三角形帶和三角形扇等。我們的IP核he目mu前qian隻zhi考kao慮lv了le對dui三san角jiao形xing圖tu元yuan的de處chu理li，因yin為wei三san角jiao形xing是shi最zui基ji本ben的de圖tu元yuan

，其qi它ta圖tu元yuan隻zhi要yao在zai圖tu元yuan裝zhuang配pei一yi級ji做zuo一yi些xie處chu理li就jiu可ke以yi轉zhuan化hua為wei對dui三san角jiao形xing圖tu元yuan的de處chu理li，點dian和he線xian段duan的de處chu理li比bi三san角jiao形xing的de處chu理li簡jian單dan，隻zhi是shi在zai光guang柵zha化hua一yi級ji稍shao有you不bu同tong

，而er一yi些xie複fu雜za圖tu元yuan則ze可ke以yi分fen解jie成cheng三san角jiao形xing圖tu元yuan來lai處chu理li。
 
tuyuanzhuangpeiwanchengyihoujiuyinggaiduibuzaishijingtineidetuyuanjinxingtichu，duibufenzaishijingtineidetuyuanjinxingjianqie。youyushiyedexianzhi，renbukenengtongshikandaosuoyoudewuti，julilaishuo
，nibukenengkandaozijibeihoushishenmewuti，yincizaituxingxuezhongyongshijingtilaimonishiyedexianzhi
，jiangyixiebuxianshidetuyuantichujianqiediao
，yibimianhoujibubiyaodejisuan，jianqinghoujidefudan。
 
背bei麵mian剔ti除chu模mo塊kuai的de工gong作zuo是shi判pan斷duan圖tu元yuan的de正zheng反fan麵mian，根gen據ju需xu要yao顯xian示shi我wo們men希xi望wang看kan到dao的de那na一yi麵mian。因yin為wei雖sui然ran在zai視shi景jing體ti外wai麵mian的de圖tu元yuan被bei剪jian切qie掉diao了le，但dan是shi並bing不bu意yi味wei著zhe所suo有you剩sheng下xia的de圖tu元yuan都dou會hui被bei顯xian示shi出chu來lai，比bi如ru一yi枚mei硬ying幣bi
，當dang印yin有you人ren頭tou的de一yi麵mian對dui著zhe我wo們men的de時shi候hou

，另ling一yi麵mian的de字zi就jiu不bu能neng呈cheng現xian在zai我wo們men麵mian前qian
，後hou級ji的de處chu理li也ye就jiu不bu需xu要yao考kao慮lv有you字zi的de那na一yi麵mian。
 
前qian麵mian五wu級ji的de處chu理li對dui象xiang都dou是shi三san維wei空kong間jian中zhong的de頂ding點dian數shu據ju，但dan我wo們men的de顯xian示shi設she備bei隻zhi是shi二er維wei的de，這zhe就jiu需xu要yao我wo們men將jiang視shi景jing體ti中zhong的de三san維wei圖tu元yuan映ying射she到dao二er維wei平ping麵mian上shang，投tou影ying交jiao換huan模mo塊kuai的de作zuo用yong就jiu在zai於yu此ci。至zhi此ci三san維wei圖tu元yuan就jiu變bian成cheng了le二er維wei的de圖tu元yuan

，後hou麵mian兩liang級ji就jiu隻zhi需xu要yao對dui二er維wei圖tu元yuan進jin行xing處chu理li。
 
光(guang)柵(zha)化(hua)一(yi)級(ji)需(xu)要(yao)將(jiang)二(er)維(wei)圖(tu)元(yuan)的(de)坐(zuo)標(biao)變(bian)換(huan)成(cheng)整(zheng)數(shu)，因(yin)為(wei)顯(xian)示(shi)設(she)備(bei)的(de)光(guang)柵(zha)是(shi)離(li)散(san)的(de)點(dian)陣(zhen)，該(gai)級(ji)還(hai)需(xu)要(yao)做(zuo)的(de)工(gong)作(zuo)是(shi)填(tian)充(chong)圖(tu)元(yuan)的(de)內(nei)部(bu)，另(ling)外(wai)圖(tu)元(yuan)邊(bian)緣(yuan)的(de)反(fan)走(zou)樣(yang)也(ye)需(xu)要(yao)在(zai)該(gai)級(ji)完(wan)成(cheng)。經(jing)過(guo)該(gai)級(ji)的(de)處(chu)理(li)
，二(er)元(yuan)圖(tu)元(yuan)就(jiu)變(bian)成(cheng)了(le)離(li)散(san)的(de)片(pian)元(yuan)數(shu)據(ju)，即(ji)人(ren)們(men)常(chang)說(shuo)的(de)像(xiang)素(su)數(shu)據(ju)，每(mei)個(ge)像(xiang)素(su)數(shu)據(ju)都(dou)和(he)顯(xian)示(shi)設(she)備(bei)光(guang)柵(zha)上(shang)的(de)某(mou)個(ge)點(dian)一(yi)一(yi)對(dui)應(ying)。
 
zuihouyijishipianduanchuli，tadegongzuojiushizaixiangsushujusongdaozhenhuanchongquzhiqianzaiduixiangsushujujinxingshaixuan，yinweizhiyoufuhetiaojiandecaihuibeixierudaozhenhuanchongquzhong。biruyouyishanmen，dangmenguanqilaideshihouwomenjiukanbujianmenlidewuti，zheshizhixujiangmiaoshumendexiangsushujusongdaozhenhuanchongquzhong，menhoumiandewutishibeimendangzhulede，buyinggaijiangmiaoshumenhouwutidexiangsushujusongdaozhenhuanchongqu。erdangmenkaizhedeshihou
，womenxuyaojiangmiaoshumenhouwutidexiangsushujusongdaozhenhuanchongquzhong。tongshiruguoxuyaoAlpha混合，則還需要將兩個物體的重疊部分的像素的顏色值做混合處理。
 
這8個模塊是3D圖形處理器IP核的核心所在，我們的工作就是在課題組已有工作的基礎上，在4塊FPGAJ2用Verilog HDL來設計完善這8個模塊。

四、IP核的驗證平台

驗證平台的結構示意圖如圖所示。

圖2：驗證平台的結構示意圖 

驗證平台所使用的4片FPGA芯片是EP2C20Q240C8
，它有18752個邏輯單元和239616BitSMemory，芯片之間采用級聯的形式
，按先後順序我們分別用FPGAl、FPGA2、FPGA3、FPGA4來表示。
 
IP核的8個模塊需要按照圖形管線的結構分別映射到4片FPGA中，根據圖形管線各模塊所做的工作，每個模塊在FPGA中的分配如圖3所示。

圖3：IP核各模塊在FPGA中的分配  

按照圖中的劃分
，我們可以看作是將IP核劃分成了4部分
，這裏我們分別稱之為FPGAl模塊、FPGA2模塊


、FPGA3模塊和FPGA4模塊。由於條件限製
，用來模擬CPU發送數據的epu．module也需要我們用Verilog HDL設計，epu 和IP核的幾何變換模塊屬於模塊，口核的光_module FPGAl照模塊屬於FPGA2模塊，FPGA3模塊則包含了IP核圖形管線的圖元裝配模塊、剔除剪切模塊、背麵剔除模塊和投影模塊，IP核圖形管線最後兩個模塊光柵化和片段處理屬於FPGA4模塊。

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