shichangshangchangjiandeshujucaijiqiduoshicaijimouxiegudingzhongleidexinhao，dongtaifanweibijiaoxiao，tongdaoshuyibanyebijiaoshao
，youxiehaiyaoqiuyuzhujijinxingjiekoudeng
，zhexiedouxianzhileqizaishuishengxinhaocaijizhongdeyingyong。weimanzuxuyao，benwenshejileshiheyushuishengshujucaijicunchudejiaoweitongyongdexitong，xitongdanbanjuyou8個采集通道，多個單板級聯可實現多通道同步采集、USB高速存儲。

1 總體設計

該係統總體結構如圖1所示，上級電路通過級聯接口發送采集指令
，單片機初始化控製FPGA，控製FPGA首先判斷單板是否為級聯單板
，再初始化相應的FPGA。采集模塊的FPGA向需要同步采集的通道對應的A/D芯片提供統一的時鍾，使得A/D同步的選擇相應的通道進行數據的同步采樣和轉換，其結果傳給負責緩存的FPGA，緩存在DDR對應的存儲空間
，然後由ARM控製存儲模塊的FPGA從DDR空間讀取數據進行本地存儲。

圖1：係統總體結構圖

2 係統硬件設計

係統硬件主要由控製模塊、數據采集模塊、緩存模塊、存儲模塊幾部分組成，係統硬件結構圖如圖2所示。單片機功耗低、接口豐富
、可靠性高，被係統用做上電引導芯片;FPGA器件具有集成度高

、內部資源豐富、特別適合處理多路並行數據等明顯優於普通微處理器的特點，所以係統采用XILINX公司不同型號的FPGA作為不同模塊的主控芯片。針對係統設計中對采集存儲實時性和同步性的要求，存儲模塊采用FPGA與ARM相結合的設計，采集主控製邏輯用ARM實現，FPGA負責數據的高速傳輸和存儲。

圖2：係統硬件結構圖

控製模塊相當於係統的值班電路，當係統作為從板工作時，隻有控製模塊和數據采集模塊帶電

，其他模塊關閉。由於FPGA內核電壓隻有1.2 V，在這種情況下係統工作電流不大於1 A，低(di)功(gong)耗(hao)的(de)設(she)計(ji)保(bao)證(zheng)係(xi)統(tong)可(ke)在(zai)無(wu)人(ren)值(zhi)守(shou)的(de)情(qing)況(kuang)下(xia)長(chang)時(shi)間(jian)連(lian)續(xu)進(jin)行(xing)采(cai)集(ji)存(cun)儲(chu)工(gong)作(zuo)。係(xi)統(tong)需(xu)要(yao)多(duo)通(tong)道(dao)數(shu)據(ju)同(tong)時(shi)采(cai)集(ji)存(cun)儲(chu)時(shi)
，用(yong)戶(hu)通(tong)過(guo)配(pei)置(zhi)主(zhu)板(ban)的(de)控(kong)製(zhi)模(mo)塊(kuai)參(can)數(shu)設(she)定(ding)8、16或32通道采集，主控FPGA通tong過guo級ji聯lian接jie口kou發fa送song統tong一yi的de采cai集ji時shi鍾zhong到dao係xi統tong從cong板ban

，從cong而er實shi現xian係xi統tong多duo通tong道dao水shui聲sheng信xin號hao的de同tong步bu采cai集ji及ji存cun儲chu。另ling外wai，通tong過guo單dan片pian機ji接jie口kou也ye可ke以yi隨sui時shi監jian控kong係xi統tong工gong作zuo狀zhuang態tai
，係xi統tong具ju有you修xiu複fu功gong能neng
，采cai集ji存cun儲chu過guo程cheng中zhong出chu現xian錯cuo誤wu時shi，可ke根gen據ju用yong戶hu配pei置zhi自zi動dong進jin行xing相xiang應ying的de錯cuo誤wu處chu理li。

數據采集模塊具有8路數據采集存儲通道，每通道采用TI公司的24位高精度模數轉換器ADS1258，A/D采用15.36 MHz的外部輸入時鍾。設計中數字電源、模擬電源、參考電壓單獨布線
，保證8通道信號隔離度幾乎為零，降低了係統測量噪聲。模塊中FPGA並行控製多路數據轉換，包括轉換啟動、轉換同步
、轉換停止、轉換數據輸出等。

數據緩存模塊采用64M byte的DDR作為緩存

，因為DDR在一個時鍾周期內進行兩次數據傳輸操作，它能夠在時鍾的上升沿和下降沿各傳輸一次數據
，具有雙倍的數據傳輸量，DDR可以在與SDRAM相同的總線頻率下達到更高的數據傳輸率。緩存模塊中的FPGA對DDR的數據寫入和存儲
模塊中的FPGA對數據的讀取是通過兵乓傳輸結構實現的。當FPGA寫滿DDR上半區後，向存儲模塊申請中斷
，存儲模塊響應中斷後
，讀出上半區數據到存儲模塊;同時FPGA向DDR的de下xia半ban區qu寫xie數shu據ju，寫xie滿man下xia半ban區qu後hou也ye向xiang存cun儲chu模mo塊kuai發fa出chu中zhong斷duan，通tong知zhi存cun儲chu模mo塊kuai讀du出chu下xia半ban區qu數shu據ju。通tong過guo乒ping乓pang傳chuan輸shu保bao證zheng了le係xi統tong數shu據ju采cai集ji和he數shu據ju傳chuan輸shu可ke連lian續xu進jin行xing。

數據存儲模塊的作用是將多通道24 bit數據經過緩存模塊
，按采樣的時間順序，以低字節到高字節的次序，依次將其寫入電子硬盤。係統采用IPD的iPD-USB型300G電子硬盤作為存儲器。由於它沒有普通硬盤的旋轉介質，因而抗震性極佳，同時工作溫度很寬
，可工作在-40～+85℃
，再加上重量較硬盤輕很多

，非常適用於水下聲信號采集存儲設備。根據係統要求，采用USB底層芯片配合存儲模塊實現大容量高速USB存儲，速度可達480Mbit/s，比全速USB存儲快了40倍。
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3 係統軟件設計

程序設計采用Verilog HDL硬件描述語言
，軟件采用模塊化設計
，提高了程序的可移植性和可維護性。係統的軟件主要分為初始化模塊、水聲數據采集模塊、數據緩存模塊、數據存儲模塊
、中斷服務程序模塊等構成。初始化程序僅在係統複位及程序開始時執行一次，完成各模塊主控芯片及外圍電路的初始化;數據采集模塊通過模擬量輸入端口采集水聲信號;數據緩存模塊負責將DDR中緩存的數據依次輸出給存儲模塊;數據存儲模塊每分鍾向電子硬盤中寫入一個文件。軟件設計的流程圖如圖3所示。

圖3：軟件係統流程圖

4 試驗應用

4.1 實驗室測試結果

係統的性能測試是保證係統穩定，可靠工作的重要手段。在實驗室測試過程中，主要對係統的整體性能進行考察，其中包括：多通道采集同步誤差
、數據吞吐量

、係統功耗、自噪聲等。測試結果如表1所示。

4. 2 海上試驗結果

本係統應用的海洋環境噪聲測量潛標在中國某海域進行了海上實驗
，係統連續工作3geyue，xingnengwendingkekao，binghuoquledaliangwanzhengyouxiaodehaiyanghuanjingzaoshengshuju。celiangdehaiyanghuanjingzaoshenggonglvpufuhehaiyanghuanjingzaoshengdeziranfenbuguilv。shicehaiyanghuanjingzaoshenggonglvpurutu4所示。

圖4：海洋環境噪聲功率譜

本係統采用多FPGA相結合的設計，很好的完成了高速多通道數據采集與存儲，並且詳細介紹了FPGA各模塊的設計方法。本係統設計靈活，能很容易的擴展為多通道數據采集存儲係統，也能很容易的修改為與其他的A/D轉換芯片接口。

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