Mentor Graphics近日發布一份題為《鰭式場效晶體管寄生提取的複雜性》的研究報告。中文版的報告全文可在 Mentor Graphics 的官方網站閱讀和下載：[ http://mentorg.com.cn/aboutus/view.php?id=231 ]。 

 

 

圖1：Carey Robertson 

 

作者：Carey Robertson，產品營銷、電路布局驗證和參數提取總監，Design to Silicon部門

 

Carey Robertson 是明導產品營銷總監


，負責 Calibre PERC、LVS 和提取產品的營銷活動。他已在明導任職15年，擔任過各種產品和技術營銷職位。加盟明導之前，Carey 是迪吉多 (Digital Equipment Corp.) 的設計工程師
，致力於微處理器設計。Carey 持有斯坦福大學 (Stanford University) 學士學位和加州大學伯克利分校 (UC Berkeley) 碩士學位。 

 

鰭式場效晶體管（簡稱 finFET）的推出標誌著 CMOS 晶體管首次被看作是真正的三維器件。由於源漏區以及與其周圍連接的三維結構方式（包括本地互連和接觸通孔），導致了複雜性和不確定性。 

 

結果，器件建模不得不快速改進。UC Berkeley Device Group 的 BSIM Group開發出了一種名為BSIM-CMG（通用多柵極）的模型
，用以表示存在於 finFET內部的電阻和電容。為了幫助緩解有關向finFET工藝轉變的擔憂
，晶圓廠做了非常大的努力來提供器件和寄生精度數據
，以及保存用於先前工藝的使用模型。 

 

雖然我們有BSIM-CMG作為表示finFET設(she)計(ji)參(can)數(shu)的(de)通(tong)用(yong)方(fang)式(shi)
，但(dan)各(ge)個(ge)晶(jing)圓(yuan)廠(chang)會(hui)增(zeng)加(jia)或(huo)減(jian)少(shao)標(biao)準(zhun)模(mo)型(xing)的(de)組(zu)件(jian)，以(yi)便(bian)能(neng)夠(gou)更(geng)準(zhun)確(que)地(di)代(dai)表(biao)其(qi)周(zhou)圍(wei)的(de)寄(ji)生(sheng)效(xiao)應(ying)。這(zhe)種(zhong)定(ding)製(zhi)化(hua)受(shou)到(dao)多(duo)方(fang)麵(mian)的(de)推(tui)動(dong), 包括各家晶圓廠使用各自的器件和寄生參數模型來與矽驗證結果匹配
，以及使用電子設計自動化(EDA)工具來預測矽片上的結果。 

 

此外
，在高級工藝節點，晶圓廠希望他們的工藝、他們使用科學的場解算器(field solver )為這些工藝建立的“黃金”模型以及EDA廠商開發並且被設計人員用於該領域的提取工具的輸出結果之間擁有更緊密的聯係。在28納米節點
，晶圓廠希望商用提取工具的誤差率保持在標準模型的5-10%以內。對於 finFET 工藝，晶圓廠要求平均準確度誤差保持在標準模型的2%以內
，三西格瑪標準偏差僅為6-7%。 

 

由於FinFET相互作用的複雜性，要想滿足晶圓廠對於EDA廠商的寄生提取工具和晶圓廠的標準模型結果一致性的要求
，三維場解算器(3d field solver)必不可少。設計人員將首次能夠看到場解算器(field solver)jieguo，erzhezhidaomuqianweizhizhuyaoyongyugongyitexingjianding

，erfeisheji。suoxingdeshi，gaishiyongmoxingzaijinxingjishengtiqushibuhuifashengbianhua，yinweizhexiegongjujiangzidongzaichangjiesuanqiheqifashifangfazhijianzhuanhuan。 

 

傳統上來說，場解算器(field solver)用於生產是不切實際的，因為它們需要太多的運算時間（也就是太慢）。在明導，我們開發出了Calibre“xACT3D”提ti取qu工gong具ju來lai解jie決jue這zhe一yi問wen題ti。由you於yu采cai用yong自zi適shi應ying網wang格ge技ji術shu來lai加jia速su計ji算suan，該gai工gong具ju的de速su度du要yao快kuai上shang一yi個ge數shu量liang級ji或huo更geng多duo。它ta還hai擁yong有you一yi個ge可ke擴kuo展zhan架jia構gou，能neng在zai現xian代dai化hua的de計ji算suan環huan境jing中zhong充chong分fen利li用yong多duo個ge CPU。因此
，它能夠輕鬆的在一個32位CPU的機器上對一個版圖設計執行場解算器(field solver)計算方案
，這些版圖設計包括小到一些小的單元(cell),大到擁有數百萬個晶體管的大模塊。

 

然而
，對於全芯片而言，我們需要處理數十億晶體管的設計，還包括頂層的數千萬條導線(nets)。從周轉時間角度來看，僅僅使用快速場解算器是不切實際的。我們需要智能技巧和啟發式方法，首先針對複雜結構運用場解算器(field solver)技(ji)巧(qiao)，然(ran)後(hou)再(zai)針(zhen)對(dui)普(pu)通(tong)的(de)幾(ji)何(he)圖(tu)形(xing)改(gai)用(yong)查(zha)找(zhao)表(biao)的(de)方(fang)式(shi)。對(dui)高(gao)層(ceng)次(ci)中(zhong)的(de)繞(rao)線(xian)轉(zhuan)換(huan)到(dao)查(zha)找(zhao)表(biao)法(fa)是(shi)可(ke)行(xing)的(de)
，因(yin)為(wei)在(zai)布(bu)線(xian)網(wang)格(ge)中(zhong)進(jin)行(xing)電(dian)場(chang)建(jian)模(mo)與(yu)在(zai)之(zhi)前(qian)節(jie)點(dian)中(zhong)看(kan)到(dao)的(de)相(xiang)似(si)。事(shi)實(shi)上(shang)，第(di)一(yi)代(dai) finFET器件使用的是晶圓廠在平麵工藝中采用的20納米互連法。 

 

 

圖2：雙重成像(DP)的光罩可能存在的未對準情況要求設計人員評估更多寄生參數提取的corners，以驗證集成電路的時間選擇和性能。 

 

考慮頂級互連提取時，我們需要更高效的計算方法，因為必須計算的寄生參數有所增加。此外

，鑒於雙重成像(DP)和多重成像(MP)在製造中（20納米節點起步）發揮越來越重要的作用

，互連corners的數量也將顯著增多。在28納米節點，可能存在5個互連corners


，但在16納米節點

，我們會看到11至15個corners。應對計算需求增加的一個傳統方法是使用更多CPU，並提升計算機core運算的可擴展性。我們正在這樣做，但我們還在執行先進的multi-corner分析技術，以實現更高效的計算。過去
，我們估計每增加一個corner，運行時間將增加一倍（與單個corner相比）。現在，我們可以並行處理多個corners
，使每增加一個corner而增加的總體周轉時間僅為10%。這意味著15個corners現在所需的運行時間僅為單個corner的2.5倍。通過采用先進的multi-corner分析以及利用更多的 CPU之間的平衡，我們可以使設計人員的周轉時間與28納米或20納米一樣甚至更短。 

 

最近向finFET工藝的快速轉變給EDA xingyedailailetiaozhan，yaoqiugaixingyezhenzhengkuaisudinachuyingduifuzaxinwentideyouxiaojiejuefangan。haiyougengduogongzuoyaozuo
，dankeyishuodeshi，yuzhiqiangongyijiediankaifaguochengzhongdetongyijieduanxiangbi
，womenxianzaizaifinFET工藝上擁有更多的EDA工具和晶圓廠的矽驗證之間的對比數據。