中心議題：

• FPGA的功耗的組成部分
• FPGA的低功耗研究
• FPGA的低功耗設計

解決方案：

• 電壓和溫度控製
• 深睡眠模式
• 異構架構
• 低擺幅信令

減少FPGA的功耗可帶來許多好處，如提高可靠性
、降低冷卻成本、簡化電源和供電方式、延長便攜係統的電池壽命等。無損於性能的低功耗設計既需要有高功率效率的FPGA架構，也需要有能駕馭架構組件的良好設計規範。

本文將介紹FPGA的功耗
、流行的低功耗功能件以及影響功耗的用戶選擇方案，並探討近期的低功耗研究，以洞察高功率效率FPGA的未來趨勢。

功耗的組成部分

FPGA的功耗由兩部分組成：動態功耗和靜態功耗。信號給電容性節點充電時產生動態功耗。這些電容性節點可以是內部邏輯塊、互連架構中的布線導線
、外部封裝引腳或由芯片輸出端驅動的板級跡線。FPGA的總動態功耗是所有電容性節點充電產生的組合功耗。

靜態功耗與電路活動無關

，可以產生於晶體管漏電流
，也可以產生於偏置電流。總靜態功耗是各晶體管漏電功耗及FPGA中(zhong)所(suo)有(you)偏(pian)置(zhi)電(dian)流(liu)之(zhi)和(he)。動(dong)態(tai)功(gong)耗(hao)取(qu)決(jue)於(yu)有(you)源(yuan)電(dian)容(rong)一(yi)側(ce)，因(yin)而(er)可(ke)隨(sui)著(zhe)晶(jing)體(ti)管(guan)尺(chi)寸(cun)的(de)縮(suo)小(xiao)而(er)改(gai)善(shan)。然(ran)而(er)
，這(zhe)卻(que)使(shi)靜(jing)態(tai)功(gong)耗(hao)增(zeng)加(jia)
，因(yin)為(wei)較(jiao)小(xiao)的(de)晶(jing)體(ti)管(guan)漏(lou)電(dian)流(liu)反(fan)而(er)較(jiao)大(da)。因(yin)此(ci)靜(jing)態(tai)功(gong)耗(hao)占(zhan)集(ji)成(cheng)電(dian)路(lu)總(zong)功(gong)耗(hao)的(de)比(bi)例(li)日(ri)益(yi)增(zeng)大(da)。

如圖1所示
，功耗很大程度上取決於電源電壓和溫度。降低FPGA電源電壓可使動態功耗呈二次函數下降
，漏電功耗呈指數下降。升高溫度可導致漏電功耗呈指數上升。例如，把溫度從85℃升高至100℃可使漏電功耗增加25%。


圖1電壓和溫度對功耗的影響

功耗分解

下麵分析一下FPGA總功耗的分解情況
，以便了解功耗的主要所在。FPGA功耗與設計有關，也就是說取決於器件係列、時鍾頻率、翻轉率和資源利用率。

以XilinxSpartan-3XC3S1000FPGA為例，假定時鍾頻率為100MHz，翻轉率為12.5%
，而資源利用率則取多種實際設計基準測試的典型值。

圖2所示為XC3S1000dehuodonggonghaohedaijigonghaofenjietu。jubaogaoxianshi，huodonggonghaoshishejizaigaowenxiahuodongshidegonghao
，baokuodongtaihejingtaigonghaoliangbufen。daijigonghaoshishejikongxianshidegonghao，youedingwenduxiadejingtaigonghaozucheng。CLB在活動功耗和待機功耗中占最主要部分，這不足為奇
，但其他模塊也產生可觀的功耗。I/O和時鍾電路占全部活動功耗的1/3，如果使用高功耗的I/O標準，其功耗還會更高。[page]



圖2Spartan-3XC3S1000FPGA典型功耗分解圖

配置電路和時鍾電路占待機功耗近1/2，這在很大程度上是偏置電流所致。因此，要降低芯片的總功耗，就必須采取針對所有主要功耗器件的多種解決方案。

低功耗設計

FPGA的設計中使用了多種功耗驅動的設計技術。以XilinxVirtex係列為例，因為配置存儲單元可占到FPGA中晶體管數的1/3

，所以在該係列中使用了一種低漏電流的“midox”晶jing體ti管guan來lai減jian少shao存cun儲chu單dan元yuan的de漏lou電dian流liu。為wei了le減jian少shao靜jing態tai功gong耗hao，還hai全quan麵mian采cai用yong了le較jiao長chang溝gou道dao和he較jiao高gao閾yu值zhi的de晶jing體ti管guan。動dong態tai功gong耗hao問wen題ti則ze用yong低di電dian容rong電dian路lu和he定ding製zhi模mo塊kuai來lai解jie決jue。DSP模塊中乘法器的功耗不到FPGA架構所構建乘法器的20%。鑒於製造偏差可導致漏電流分布範圍很大
，可篩選出低漏電流器件
，以有效提供核心漏電功耗低於60%的器件。

除了融入FPGA設計之外，還有許多設計選擇方案影響到FPGA的功耗。下麵分析部分這類選擇方案。

1功耗估計

功耗估計是低功耗設計中的一個關鍵步驟。雖然確定FPGA功耗的最準確方法是硬件測量，但功耗估計有助於確認高功耗模塊
，可用於在設計階段早期製定功耗預算。

如圖1所示，某些外部因素對功耗具有呈指數的影響；環(huan)境(jing)的(de)微(wei)小(xiao)變(bian)化(hua)即(ji)可(ke)造(zao)成(cheng)預(yu)估(gu)功(gong)耗(hao)的(de)重(zhong)大(da)變(bian)化(hua)。使(shi)用(yong)功(gong)耗(hao)估(gu)計(ji)工(gong)具(ju)雖(sui)難(nan)以(yi)達(da)到(dao)精(jing)準(zhun)，但(dan)仍(reng)然(ran)可(ke)以(yi)通(tong)過(guo)確(que)認(ren)高(gao)功(gong)耗(hao)模(mo)塊(kuai)來(lai)為(wei)功(gong)耗(hao)優(you)化(hua)提(ti)供(gong)極(ji)好(hao)的(de)指(zhi)導(dao)。

2電壓和溫度控製

如圖1所示


，降低電壓和溫度均可顯著減少漏電流。電源電壓降低5%就可降低功耗10%。通過改變電源配置
，很容易調整電源電壓。目前的FPGA不支持大範圍電壓調整，推薦的電壓範圍通常是±5%。結溫可以用散熱器和氣流等冷卻方案來降低。溫度降低20℃可減少漏電功耗25%以上。降低溫度還可呈指數提高芯片的可靠性。研究表明
，溫度降低20℃可使芯片總體壽命延長10倍。

3懸掛和休眠模式

懸掛和休眠等模式可有效降低功耗。以XilinxSpartan-3AFPGA為例

，該器件提供兩種低功耗空閑狀態。在懸掛模式下，VCCAUX電源上的電路被禁用，以減少漏電功耗和消除偏置電流
，這樣可降低靜態功耗40%以上。懸掛時仍保持芯片配置和電路狀態。將喚醒引腳置位即可退出懸掛模式。此過程用時不到1ms。

休眠模式允許關閉所有功率調節器，從而實現零功耗。若要重啟，必須重開電源並配置器件
，此過程需要數十毫秒。切斷電源後，所有I/O均處於高阻抗狀態。如有I/O需要在休眠模式下主動激活，則必須保持對相應I/O組供電，這會消耗少量待機功率。

4I/O標準方案

不同I/O標準的功耗水平相差懸殊。在犧牲速度或邏輯利用率的情況下，選擇低功耗I/O標準可顯著降低功耗。例如，LVDS是功耗大戶，其每對輸入的電流為3mA
，每對輸出的電流為9mA。因此，從功耗角度來看

，應該僅在係統技術規範要求或需要最高性能時才使用LVDS。

替代LVDS的一種功耗較低而性能較高的方案是HSTL或SSTL，但這二者仍要每輸入消耗3mA。如果可能
，推薦換用LVCMOS輸入。此外，DCI標準是功耗大戶。當連接到RLDRAM等存儲器件時
，請考慮在存儲器上使用ODT，而在FPGA上使用LVDCI
，以減少功耗。

5嵌入式模塊

用嵌入式模塊替代可編程架構可顯著降低功耗。嵌入式模塊是定製設計的

，因此其體積和開關電容都比可編程邏輯的小。這些模塊的功耗是等效可編程邏輯的1/5～1/12。如ru果guo設she計ji縮suo小xiao並bing可ke裝zhuang入ru較jiao小xiao的de器qi件jian，則ze使shi用yong嵌qian入ru式shi模mo塊kuai可ke以yi降jiang低di靜jing態tai功gong耗hao。一yi個ge潛qian在zai的de缺que點dian是shi，使shi用yong大da型xing嵌qian入ru式shi模mo塊kuai可ke能neng無wu法fa更geng有you效xiao地di實shi現xian非fei常chang簡jian單dan的de功gong能neng。

6時鍾生成器

在時鍾生成中考慮功耗因素可以減少功耗。數字時鍾管理器廣泛用於生成不同頻率或相位的時鍾。然而，DCM消耗的功率占VCCAUX不可小覷的一部分；因此，應盡可能限製使用DCM。通過使用多種輸出（如CLK2X、CLKDV和CLKFX），一個DCM常常可生成多種時鍾。與為同一功能使用多個DCM相比，這是一種功耗較低的解決方案。
[page]
7BlockRAM的構建

多個BlockRAM常常可以組合起來構成一個大型RAM。組合的方式可以對功耗意義重大。時序驅動的方法是並行訪問所有RAM。例如，可以用4個2k×9RAM構成一個2k×36RAM。這個較大RAM的訪問時間與單個BlockRAM相同；然而，其每次訪問的功耗卻相當於4個BlockRAM的功耗之和。

一種低功耗的解決方案是用4個512×36bRAM構成同樣的2k×36bRAM。每次訪問都會預先解碼，以選擇訪問4個BlockRAM之一。盡管預解碼延長了訪問時間，但較大RAM每次訪問的功耗卻與單個BlockRAM大致相同。

低功耗研究

1降低電壓

降低電壓是減少功耗的最有效方式之一
，而且隨之而來的性能下降對許多並不要求最高性能的設計來說是可以接受的。不過
，目前FPGA的工作電壓範圍很小
，在某些電壓敏感型電路上還不能使用。

在Xilinx研究實驗室，CLB電路被重新設計成能在降低許多的電壓下工作
，以便在較低功耗情況下提供寬裕的性能權衡餘地。例如

，對於90nm工藝，電壓下降200mV可降低功耗40%

，最高性能損失25%

；電壓下降400mV可降低功耗70%
，最高性能損失55%。

2細粒度電源開關

可ke編bian程cheng邏luo輯ji設she計ji特te有you的de開kai銷xiao之zhi一yi是shi並bing非fei所suo有you片pian上shang資zi源yuan都dou用yong於yu給gei定ding的de設she計ji。可ke是shi，未wei使shi用yong的de資zi源yuan保bao持chi供gong電dian狀zhuang態tai，並bing以yi漏lou電dian功gong耗hao的de形xing式shi增zeng加jia了le總zong功gong耗hao。模mo塊kuai級ji電dian源yuan開kai關guan可ke分fen別bie關guan掉diao未wei使shi用yong模mo塊kuai的de供gong電dian。每mei個ge模mo塊kuai通tong過guo一yi個ge電dian源yuan開kai關guan耦ou接jie到dao電dian源yuan。開kai關guan閉bi合he時shi，該gai模mo塊kuai工gong作zuo。開kai關guan斷duan開kai時shi
，該gai模mo塊kuai從cong電dian源yuan有you效xiao斷duan開kai
，從cong而er使shi漏lou電dian功gong耗hao降jiang到dao1/50～1/100。電源開關的粒度可以小到單個CLB和BlockRAM。在zai設she計ji中zhong，這zhe些xie電dian源yuan開kai關guan可ke以yi通tong過guo配pei置zhi比bi特te流liu進jin行xing編bian程cheng
，也ye可ke由you用yong戶hu直zhi接jie控kong製zhi或huo通tong過guo訪fang問wen端duan口kou控kong製zhi。實shi際ji設she計ji的de基ji準zhun測ce試shi結jie果guo表biao明ming，細xi粒li度du電dian源yuan開kai關guan可ke減jian少shao漏lou電dian功gong耗hao30%。

3深睡眠模式

便攜電子產品的主要要求之一是器件空閑時功耗極低或無功耗。以XilinxSpartan-3AFPGA為例

，該芯片可通過進入休眠模式來達到此目的，這需要外部控製，蘇醒緩慢，且不能恢複FPGAzhuangtai。shejidongtaikongzhishangshuxilidudianyuankaiguan，lingqiguanbisuoyouneibumokuaigongdian，jinbaoliupeizhihedianluzhuangtaicunchuzujianweigongdianzhuangtai。zheyangxingchengdezhuangtaishiyizhongshenshuimianmoshi，qiloudiangonghaoweiedinggonghaode1%～2%，保存FPGA狀態
，退出此模式僅需數微秒。

4異構架構

電(dian)路(lu)的(de)最(zui)高(gao)時(shi)鍾(zhong)頻(pin)率(lv)取(qu)決(jue)於(yu)其(qi)時(shi)序(xu)關(guan)鍵(jian)型(xing)路(lu)徑(jing)的(de)延(yan)遲(chi)。非(fei)關(guan)鍵(jian)型(xing)路(lu)徑(jing)的(de)速(su)度(du)可(ke)以(yi)較(jiao)慢(man)而(er)不(bu)影(ying)響(xiang)整(zheng)體(ti)芯(xin)片(pian)性(xing)能(neng)。在(zai)大(da)型(xing)係(xi)統(tong)中(zhong)，可(ke)以(yi)有(you)幾(ji)個(ge)速(su)度(du)關(guan)鍵(jian)型(xing)模(mo)塊(kuai)（如處理器中的數據通路），其他模塊可以是非關鍵型（如緩存）。

當今的FPGA就功耗和速度而言是相同的；每個CLB均有同樣的功耗和速度特性。異構架構可降低功耗
，這種架構包含一些低功耗（同時也較慢）的模塊，方法是在低功耗模塊中實現非關鍵型模塊。這樣做不影響整體芯片性能，因為時序關鍵型模塊並未損失性能。

創建異構架構的一種方法是，分配兩條核心供電軌
，即一條高電壓軌（VDDH）和一條低電壓軌（VDDL）。FPGA的(de)每(mei)個(ge)器(qi)件(jian)用(yong)嵌(qian)入(ru)式(shi)電(dian)源(yuan)開(kai)關(guan)選(xuan)擇(ze)這(zhe)二(er)者(zhe)之(zhi)一(yi)，並(bing)相(xiang)應(ying)采(cai)用(yong)高(gao)速(su)度(du)或(huo)低(di)功(gong)耗(hao)特(te)性(xing)。設(she)計(ji)的(de)詳(xiang)細(xi)時(shi)序(xu)確(que)定(ding)之(zhi)後(hou)，電(dian)壓(ya)選(xuan)擇(ze)便(bian)告(gao)完(wan)成(cheng)，所(suo)以(yi)隻(zhi)有(you)非(fei)關(guan)鍵(jian)型(xing)模(mo)塊(kuai)才(cai)應(ying)以(yi)VDDL供電。

創建異構架構的另一種方法是，將FPGA分成不同的區
，並將這些區分別預製為具有高速度和低功耗特性。可以用不同電源電壓、不(bu)同(tong)閾(yu)值(zhi)或(huo)通(tong)過(guo)若(ruo)幹(gan)其(qi)他(ta)設(she)計(ji)權(quan)衡(heng)條(tiao)件(jian)來(lai)實(shi)現(xian)這(zhe)些(xie)區(qu)。要(yao)避(bi)免(mian)性(xing)能(neng)下(xia)降(jiang)
，設(she)計(ji)工(gong)具(ju)必(bi)須(xu)將(jiang)設(she)計(ji)的(de)時(shi)序(xu)關(guan)鍵(jian)型(xing)器(qi)件(jian)映(ying)像(xiang)成(cheng)高(gao)速(su)度(du)區(qu)，而(er)將(jiang)非(fei)關(guan)鍵(jian)型(xing)器(qi)件(jian)映(ying)射(she)成(cheng)低(di)功(gong)耗(hao)區(qu)。

5低擺幅信令

隨著FPGA容(rong)量(liang)增(zeng)加(jia)，片(pian)上(shang)可(ke)編(bian)程(cheng)互(hu)連(lian)的(de)功(gong)耗(hao)越(yue)來(lai)越(yue)大(da)。減(jian)少(shao)這(zhe)種(zhong)通(tong)信(xin)功(gong)耗(hao)的(de)一(yi)種(zhong)有(you)效(xiao)方(fang)法(fa)是(shi)使(shi)用(yong)低(di)擺(bai)幅(fu)信(xin)令(ling)

，其(qi)中(zhong)導(dao)線(xian)上(shang)的(de)電(dian)壓(ya)擺(bai)幅(fu)比(bi)電(dian)源(yuan)電(dian)壓(ya)擺(bai)幅(fu)低(di)得(de)多(duo)。現(xian)今(jin)，低(di)擺(bai)幅(fu)信(xin)令(ling)常(chang)見(jian)於(yu)在(zai)高(gao)電(dian)容(rong)性(xing)導(dao)線(xian)（如總線或片外鏈接）上進行通信的情況。低擺幅驅動器和接收器比CMOS緩(huan)衝(chong)器(qi)更(geng)複(fu)雜(za)，所(suo)以(yi)占(zhan)用(yong)更(geng)多(duo)芯(xin)片(pian)麵(mian)積(ji)。但(dan)是(shi)，隨(sui)著(zhe)片(pian)上(shang)互(hu)連(lian)逐(zhu)漸(jian)成(cheng)為(wei)總(zong)體(ti)功(gong)耗(hao)的(de)較(jiao)大(da)組(zu)成(cheng)部(bu)分(fen)，低(di)擺(bai)幅(fu)信(xin)令(ling)的(de)功(gong)耗(hao)優(you)勢(shi)將(jiang)證(zheng)明(ming)增(zeng)加(jia)設(she)計(ji)複(fu)雜(za)性(xing)是(shi)值(zhi)得(de)的(de)。當(dang)然(ran)，FPGA用戶不會看到內部信號電壓的差異。

圖3所示為具有上述某些概念的FPGA架構，其可編程異構架構由高速度和低功耗兩個區組成。一個片上功耗模式控製器可管理各種降功耗模式，即深睡眠模式、懸xuan掛gua模mo式shi和he休xiu眠mian模mo式shi。在zai架jia構gou內nei部bu
，可ke以yi用yong專zhuan用yong的de供gong電dian開kai關guan關guan掉diao每mei個ge邏luo輯ji塊kuai的de電dian源yuan。通tong過guo布bu線xian架jia構gou的de通tong信xin信xin號hao流liu經jing低di擺bai幅fu驅qu動dong器qi和he接jie收shou器qi
，以yi降jiang低di互hu連lian功gong耗hao。


圖3具有多種降低功耗解決方案的概念架構

除了目前用於現代FPGAshejidenengyuanyouhuafangan，yixieyonghushejijueceyekeyichanshengxianzhudegonghaoxiaoyi。keyiyujian，weilaidexinjishuzhonghuiyougengdadandiezhigonghaodejiagoujiejuefangan，congershixindeFPGA應用成為可能。