中心議題：

• PCB傳輸線效應
• PCB高速信號電路設計技術

解決方案：

• PCB高速信號布線
• PCB高速時鍾信號布線
• BGA封裝的焊盤設計

高速係統中，噪聲幹擾的產生是第一影響因素
，高頻電路還會產生輻射和衝突，而較快的邊緣速率則會產生振鈴、反射和串擾。如果不考慮高速信號布局布線的特殊性，設計出的電路板將不能正常工作。因此PCB板的設計成功是DSPs電路設計過程中非常關鍵的一個環節。

1 傳輸線效應

1.1信號完整性
信號完整性主要有反射
、振鈴、地彈和串擾等現象。PCB板上的走線可等效為圖1所示的串聯和並聯的電容、電阻和電感結構。串聯電阻的典型值0.25D.／R-4）。55DJft，並聯電阻阻值通常很高。將寄生電阻
、電容和電感加到實際的PCB連線中之後
，連線上的最終阻抗稱為特征阻抗zo。

如果傳輸線和接收端的阻抗不匹配，這就會引起信號的反射和振蕩。

布bu線xian的de幾ji何he形xing狀zhuang
，不bu正zheng確que的de線xian端duan接jie，經jing過guo連lian接jie器qi的de傳chuan輸shu及ji電dian源yuan平ping麵mian的de不bu連lian續xu等deng因yin素su的de變bian化hua均jun會hui導dao致zhi反fan射she。過guo衝chong和he下xia衝chong是shi信xin號hao在zai電dian平ping上shang升sheng沿yan和he下xia降jiang沿yan變bian化hua時shi產chan生sheng的de
，會hui在zai瞬shun間jian產chan生sheng高gao於yu或huo低di於yu平ping穩wen電dian平ping的de毛mao刺ci，容rong易yi損sun壞huai器qi件jian。信xin號hao的de振zhen鈴ling和he環huan繞rao振zhen蕩dang分fen別bie是shi由you線xian上shang不bu恰qia當dang的de電dian感gan和he電dian容rong所suo應ying起qi的de。振zhen鈴ling可ke以yi通tong過guo適shi當dang的de端duan接jie予yu以yi減jian小xiao。

當(dang)電(dian)路(lu)中(zhong)有(you)大(da)的(de)電(dian)流(liu)湧(yong)動(dong)時(shi)會(hui)引(yin)起(qi)地(di)彈(dan)，若(ruo)有(you)一(yi)個(ge)較(jiao)大(da)的(de)瞬(shun)態(tai)電(dian)流(liu)在(zai)芯(xin)片(pian)與(yu)板(ban)的(de)電(dian)源(yuan)平(ping)麵(mian)流(liu)過(guo)
，芯(xin)片(pian)封(feng)裝(zhuang)與(yu)電(dian)源(yuan)平(ping)麵(mian)間(jian)的(de)寄(ji)生(sheng)電(dian)感(gan)和(he)電(dian)阻(zu)就(jiu)會(hui)引(yin)發(fa)電(dian)源(yuan)噪(zao)聲(sheng)。串(chuan)擾(rao)是(shi)兩(liang)條(tiao)信(xin)號(hao)線(xian)之(zhi)間(jian)的(de)耦(ou)合(he)問(wen)題(ti)，信(xin)號(hao)線(xian)之(zhi)間(jian)的(de)互(hu)感(gan)和(he)互(hu)容(rong)導(dao)致(zhi)了(le)線(xian)上(shang)的(de)噪(zao)聲(sheng)。容(rong)性(xing)耦(ou)合(he)引(yin)發(fa)耦(ou)合(he)電(dian)流(liu)，而(er)感(gan)性(xing)耦(ou)合(he)引(yin)發(fa)耦(ou)合(he)電(dian)壓(ya)。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。

1.2 解決辦法
要解決常見的問題需要采取的一些措施：

電(dian)源(yuan)層(ceng)對(dui)電(dian)流(liu)方(fang)向(xiang)不(bu)限(xian)製(zhi)，返(fan)回(hui)線(xian)可(ke)沿(yan)著(zhe)最(zui)小(xiao)阻(zu)抗(kang)即(ji)與(yu)信(xin)號(hao)線(xian)最(zui)接(jie)近(jin)的(de)路(lu)徑(jing)走(zou)。這(zhe)就(jiu)可(ke)能(neng)使(shi)電(dian)流(liu)回(hui)路(lu)最(zui)小(xiao)，而(er)這(zhe)將(jiang)是(shi)高(gao)速(su)係(xi)統(tong)首(shou)選(xuan)的(de)方(fang)法(fa)。但(dan)是(shi)電(dian)源(yuan)層(ceng)不(bu)排(pai)除(chu)線(xian)路(lu)雜(za)波(bo)，不(bu)注(zhu)意(yi)電(dian)源(yuan)分(fen)布(bu)路(lu)徑(jing)，所(suo)有(you)係(xi)統(tong)均(jun)會(hui)產(chan)生(sheng)噪(zao)聲(sheng)造(zao)成(cheng)錯(cuo)誤(wu)。因(yin)此(ci)需(xu)要(yao)特(te)殊(shu)的(de)濾(lv)波(bo)器(qi)，由(you)旁(pang)路(lu)電(dian)容(rong)實(shi)現(xian)。一(yi)般(ban)一(yi)個(ge)l蝦到lOp.F的電容放在板上電源輸入端

，而0.01p.F至U0.1心的電容放在板上每個有源器件的電源、地的管腳之間。旁路電容的作用就像濾波器，大電容（10aF）放在電源輸入端，濾除板外產生的低頻（60Hz）噪聲，板上有源器件產生的噪聲在100MHz或更高的頻率下會產生諧波，放在每個芯片之間的旁路電容通常比放在板上電源輸入端的電容小得多。

根據經驗
，如果設計中模數混合
，將PCB分區為模擬和數字部分，模擬器件放在模擬部分
，數字器件放在數字部分，A／D轉換器跨區放置。模擬信號和數字信號在各自區內布線
，保證數字信號返回電流不會流入到模擬信號的地上。

旁路和去耦是防止能量從一個回路轉移到另外一個回路，電源層、底線層、元器件和內部電源連接3個回路區域需要重視。盡量加寬電源、地線寬度
，最好是地線比電源線寬，它們的關係是：地線>電源線>信號線
，通常信號線寬為：O.2～O.3mm，最細寬度可達0.05"-''0.07mm
，電源線為1.2"-''2.5 n''Lrfl。用yong大da麵mian積ji銅tong層ceng作zuo地di線xian用yong

，在zai印yin製zhi板ban上shang把ba沒mei被bei用yong上shang的de地di方fang都dou與yu地di相xiang連lian接jie作zuo為wei地di線xian用yong。或huo是shi做zuo成cheng多duo層ceng板ban，電dian源yuan
，地di線xian各ge占zhan用yong一yi層ceng。為wei每mei個ge集ji成cheng電dian路lu芯xin片pian配pei置zhi一yi個ge0.01心的陶瓷電容器。如遇到印製電路板空間小而裝不下時

，可每4～10個芯片配置一個l～10心鉭電解電容器
，這種器件的高頻阻抗特別小

，在500kI-Iz～20MHz範圍內阻抗小於lQ，而且漏電流很小（O.5LlA以下）。去耦濾波電容器必須緊靠集成電路安裝，力求最短的電容器引線和最小的瞬態電流回路麵積，特別是高頻旁路電容不能帶引線。

對於當係統工作在50MHz時，將產生傳輸線效應和信號的完整性問題
，采取傳統措施可以達到比較滿意的效果；而當係統時鍾達到120MHz時，就需要考慮使用高速電路設計知識，否則基於傳統方法設計的PCB將無法正常工作。因此，高速PCB電路設計已經成為電子係統設計師必須掌握的設計技術。
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2 PCB高速信號電路設計技術

2.1 高速信號布線
高gao速su信xin號hao布bu線xian采cai用yong多duo層ceng板ban既ji是shi布bu線xian所suo必bi須xu的de，也ye是shi降jiang低di幹gan擾rao的de有you效xiao手shou段duan。要yao合he理li的de選xuan擇ze層ceng數shu來lai降jiang低di印yin製zhi板ban尺chi寸cun，充chong分fen利li用yong中zhong間jian層ceng來lai設she置zhi屏ping蔽bi，實shi現xian就jiu近jin接jie地di，能neng有you效xiao降jiang低di寄ji生sheng電dian感gan，縮suo短duan信xin號hao傳chuan輸shu長chang度du，降jiang低di信xin號hao間jian的de交jiao叉cha幹gan擾rao等deng等deng，所suo有you這zhe些xie對dui高gao速su電dian路lu的de可ke靠kao性xing工gong作zuo有you利li。有you資zi料liao顯xian示shi，248第八屆全國抗輻射電子學與電磁脈衝學術交流會論文集同種材料時
，四層板要比雙麵板的噪聲低20dB。引線彎折越少越好
，最好采用全直線，需要轉折，可用45度折線或圓弧轉折
，可以減小高速信號對外的發射和相互間的耦合，減少信號的輻射和反射。

高速電路器件管腳間的引線越短越好。引線越長，帶來的分布電感和分布電容值越大，會導致高速電路係統發生反射
、振蕩等。高速電路器件管腳間的引線層間交替越少越好，就是元件連接過程中所用的過孔越少越好。據測
，一個過孔可帶來約0.5pF的分布電容
，導致電路的延時明顯增加。高速電路布線要注意信號線近距離平行走線所引入的“交叉幹擾”，若無法避免平行分布
，可以在平行信號線的反麵布置大麵積的“地”來減少幹擾。在相鄰的兩個層，走線的方向務必取為相互垂直。

對特別重要的信號線或局部單元實施地線包圍的措施。可在如時鍾信號、gaosumonixinhaodengzhexiebuyishoudaoganraodexinhaozouxiandetongshizaiwaiweijiashangbaohudedixian，jiangyaobaohudexinhaoxianjiazaizhongjian。geleixinhaozouxianbunengxingchenghuanlu，dixianyebunengxingchengdianliuhuanlu。ruguochanshenghuanlubuxiandianlu，jiangzaixitongzhongchanshenghendadeganrao。caiyongju*鏈布線能有效的避免布線時形成環路。應該在每個集成電路塊的附近設置一個或幾個高頻去耦電容。模擬地線、數字地線等接往公共地線時要用高頻扼流環節。某些高速信號線應特殊處理：差分信號要求在同一層上且盡可能的靠近平行走線，差分信號線之間不允許插入任何信號，並要求等長。

高速信號布線應盡量避免分枝或形成樹樁（Stub）。gaopinxinhaoxianzouzaibiaocengrongyichanshengjiaodadediancifushe，jianggaopinxinhaoxianbuxianzaidianyuanhedixianzhijian，tongguodianyuanhedicengduidiancibodexishou，suochanshengdefushejiangjianshaohenduo。

2.2 高速時鍾信號布線
時鍾電路在數字電路中占有重要地位。C64xDSP是C6000平台的最新成員，它具有足夠高的處理速度。C64xDSP的高速時鍾可達到1.1GHz，為早期C62xDSP的lO倍。所以在未來的DSP現xian代dai電dian子zi係xi統tong應ying用yong設she計ji中zhong對dui時shi鍾zhong布bu線xian要yao求qiu會hui越yue來lai越yue高gao。高gao速su時shi鍾zhong信xin號hao線xian優you先xian級ji最zui高gao，一yi般ban在zai布bu線xian時shi
，需xu要yao優you先xian考kao慮lv係xi統tong的de主zhu時shi鍾zhong信xin號hao線xian。高gao速su時shi鍾zhong信xin號hao線xian信xin號hao頻pin率lv高gao
，要yao求qiu走zou線xian盡jin量liang地di短duan
，保bao證zheng信xin號hao的de失shi真zhen度du最zui小xiao。

高頻時鍾，對噪聲幹擾特別敏感。需要對高頻時鍾信號線進行保護和屏蔽，將幹擾降到最小。

高頻時鍾（20MHz以上的時鍾，或上升沿少於5ns的時鍾）必須有地線護送，時鍾的線寬至少10rail，護送地線的線寬至少20mil。高頻信號線的保護地線兩端必須由過孔與地層良好接觸
，且每5em左右要打過孔與地層相連
；地線護送與數據線基本等長，推薦手工拉線
；時鍾發送側必須串接一個22～220Q左zuo右you的de阻zu尼ni電dian阻zu。高gao速su時shi鍾zhong信xin號hao走zou線xian設she計ji盡jin量liang設she計ji在zai同tong一yi層ceng上shang，高gao速su時shi鍾zhong信xin號hao線xian周zhou圍wei盡jin量liang沒mei有you其qi他ta的de幹gan擾rao源yuan和he走zou線xian。高gao頻pin時shi鍾zhong連lian線xian建jian議yi采cai用yong星xing型xing連lian接jie或huo采cai用yong點dian對dui點dian連lian接jie，采cai用yongT型連接要保證等臂長，盡量減少過孑L數量
，在晶振或時鍾芯片下需敷銅防止幹擾。避免由這些線帶來的信號噪聲所產生的幹擾。

在高速信號布線和高速時鍾信號布線時，都要求走線時少打過孑L、少分枝，以免造成樹樁
，產生信號的反射和串繞。過孔和樹樁（Stub）在高速PCB中的影響

，不僅反映在對信號的影響，同時也導致導線的阻抗發生變化。而過孔和樹樁對阻抗的影響，往往是設計者容易忽略的問題。

要選擇合理尺寸的過孔大小。比如對4層到10層的PCB設計來說，常見的選擇為10mil／20mil（鑽孔／焊盤）或16mil／30mil的過孔較好

，對於一些高密度的小尺寸的PCB
，也可以使用8mil／18mil的(de)過(guo)孔(kong)。對(dui)電(dian)源(yuan)或(huo)地(di)線(xian)的(de)過(guo)孔(kong)可(ke)以(yi)考(kao)慮(lv)用(yong)較(jiao)大(da)尺(chi)寸(cun)，以(yi)減(jian)少(shao)阻(zu)抗(kang)。電(dian)源(yuan)和(he)地(di)的(de)管(guan)腳(jiao)要(yao)就(jiu)近(jin)放(fang)置(zhi)過(guo)孔(kong)
，過(guo)孔(kong)和(he)管(guan)腳(jiao)之(zhi)間(jian)的(de)引(yin)線(xian)越(yue)短(duan)越(yue)好(hao)，同(tong)時(shi)，電(dian)源(yuan)和(he)地(di)的(de)引(yin)線(xian)要(yao)盡(jin)可(ke)能(neng)粗(cu)，以(yi)減(jian)少(shao)阻(zu)抗(kang)。

最新的高密度係統級芯片采用BGA或COB封裝

，管腳間距日益減小。球間距已低至O.6mm
，並且還會繼續降低
，導致封裝器件信號線不可能采用傳統的布線工具來引出。目前有兩種方法可249第八屆全國抗輻射電子學與電磁脈衝學術交流會論文集以解決這個問題：（1）通過球下麵的過孔將信號線從下層引出


；（2）采用極細布線和自由角度布線在球柵陣列中找出一條引線通道。對這種BGA或COB封feng裝zhuang的de高gao密mi度du器qi件jian而er言yan，采cai用yong寬kuan度du和he空kong間jian極ji小xiao的de布bu線xian方fang式shi是shi惟wei一yi可ke行xing的de
，隻zhi有you這zhe樣yang，才cai能neng保bao證zheng較jiao高gao的de成cheng品pin率lv和he可ke靠kao性xing
，滿man足zu高gao速su設she計ji要yao求qiu。

2.3 BGA封裝的焊盤設計
隨著器件封裝技術的發展，器件的封裝相對尺寸越來越小。TMS320C6000係列器件有多達352個引腳，因為BGA腳間距密集，過孔離管腳很近
，會產生很大的電感。對高速信號也是有害的，所以在BGA散孔時，盡量采用較小的孔。BGA的焊盤大小和BGA的腳間距之間有一個對應的關係，但不能大於BGA管腳小球的直徑
，通常約為它的l／10~l／5。BGA焊盤旁的過孔
、焊盤在元件麵均需塞孔和覆蓋綠油，為了BGA的焊接，周圍2era內不能出現其他器件。

3 結論
數(shu)字(zi)信(xin)號(hao)處(chu)理(li)器(qi)是(shi)信(xin)號(hao)處(chu)理(li)的(de)核(he)心(xin)，而(er)隨(sui)著(zhe)高(gao)頻(pin)器(qi)件(jian)的(de)普(pu)及(ji)
，印(yin)製(zhi)板(ban)密(mi)度(du)增(zeng)加(jia)，幹(gan)擾(rao)加(jia)大(da)，信(xin)號(hao)質(zhi)量(liang)的(de)提(ti)高(gao)已(yi)提(ti)到(dao)了(le)設(she)計(ji)的(de)首(shou)要(yao)地(di)位(wei)。而(er)高(gao)速(su)DSPs的PCB電(dian)路(lu)板(ban)設(she)計(ji)是(shi)一(yi)個(ge)非(fei)常(chang)複(fu)雜(za)的(de)設(she)計(ji)過(guo)程(cheng)。在(zai)進(jin)行(xing)高(gao)速(su)電(dian)路(lu)設(she)計(ji)時(shi)有(you)多(duo)個(ge)因(yin)素(su)需(xu)要(yao)加(jia)以(yi)考(kao)慮(lv)，這(zhe)些(xie)因(yin)素(su)又(you)是(shi)相(xiang)互(hu)對(dui)應(ying)。如(ru)高(gao)速(su)器(qi)件(jian)布(bu)局(ju)時(shi)位(wei)置(zhi)靠(kao)近(jin)，雖(sui)可(ke)以(yi)減(jian)小(xiao)延(yan)時(shi)，但(dan)可(ke)能(neng)產(chan)生(sheng)串(chuan)擾(rao)和(he)顯(xian)著(zhe)的(de)熱(re)效(xiao)應(ying)
；走線時高速信號盡量布線在內層和少打過孔也是一個矛盾。因此在設計中，需要綜合考慮各有利因素，做出全麵的電路設計。

隻有這樣才能設計出抗幹擾能力強

，性能穩定，實時性高的高質量PCB電路板。