中心議題：

• 板上高速信號分析
• 印製板信號完整性整體設計
• 時鍾信號阻抗匹配

信號完整性問題是高速PCB設計者必需麵對的問題。阻抗匹配、合理端接、正(zheng)確(que)拓(tuo)撲(pu)結(jie)構(gou)解(jie)決(jue)信(xin)號(hao)完(wan)整(zheng)性(xing)問(wen)題(ti)的(de)關(guan)鍵(jian)。傳(chuan)輸(shu)線(xian)上(shang)信(xin)號(hao)的(de)傳(chuan)輸(shu)速(su)度(du)是(shi)有(you)限(xian)的(de)，信(xin)號(hao)線(xian)的(de)布(bu)線(xian)長(chang)度(du)產(chan)生(sheng)的(de)信(xin)號(hao)傳(chuan)輸(shu)延(yan)時(shi)會(hui)對(dui)信(xin)號(hao)的(de)時(shi)序(xu)關(guan)係(xi)產(chan)生(sheng)影(ying)響(xiang)，所(suo)以(yi)PCB上的高速信號的長度以及延時要仔細計算和分析。

運用信號完整性分析工具進行布線前後的仿真對於保證信號完整性和縮短設計周期是非常必要的。在PCB板子已焊接加工完畢後才發現信號質量問題和時序問題
，是經費和產品研製時間的浪費。

1板上高速信號分析

我們設計的是基於PowerPC的主板，主要由處理器MPC755
、北橋MPC107
、北橋PowerSpanII
、VME橋CA91C142B等一些電路組成，上麵的高速信號如圖2-1所示。

板上高速信號主要包括：時鍾信號
、60X總線信號、L2Cache接口信號、Memory接口信號、PCI總線0信號、PCI總線1信號、VME總線信號。這些信號的布線需要特別注意。

由於高速信號較多
，布線前後對信號進行了仿真分析，仿真工具采用Mentor公司的Hyperlynx7.1仿真軟件，它可以進行布線前仿真和布線後仿真。

2印製板信號完整性整體設計

2.1層疊結構
在傳輸線（PCB走線）中的磁力線是沿逆時針方向的
，如果把RF返回路徑與對應的源路徑平行並且與其靠近，在返回路徑中的磁力線（延逆時針方向的場）

，相對於源路徑中的磁力線（順時針方向的場），將jiang是shi相xiang反fan的de方fang向xiang。這zhe樣yang順shun時shi針zhen場chang和he逆ni時shi針zhen場chang可ke以yi抵di消xiao。如ru果guo源yuan和he返fan回hui路lu徑jing之zhi間jian的de磁ci力li線xian被bei消xiao除chu或huo減jian小xiao，那na麼me除chu了le在zai走zou線xian附fu近jin極ji小xiao的de麵mian積ji，輻fu射she或huo傳chuan導dao的deRF電dian流liu就jiu不bu存cun在zai了le。多duo層ceng印yin製zhi板ban可ke以yi實shi現xian通tong量liang最zui小xiao化hua

，這zhe是shi采cai用yong多duo層ceng電dian路lu板ban的de原yuan因yin之zhi一yi。信xin號hao層ceng靠kao近jin參can考kao層ceng，信xin號hao返fan回hui路lu徑jing直zhi接jie位wei於yu信xin號hao線xian的de下xia方fang
，回hui路lu麵mian積ji最zui小xiao，通tong量liang抵di消xiao最zui明ming顯xian。

為了實現通量最小化，必須實現PCB板ban上shang信xin號hao層ceng和he參can考kao層ceng交jiao錯cuo排pai列lie，這zhe樣yang，每mei個ge信xin號hao層ceng都dou有you相xiang鄰lin的de參can考kao層ceng。考kao慮lv到dao本ben板ban上shang的de芯xin片pian數shu多duo，特te別bie密mi集ji，而er且qie電dian氣qi網wang絡luo也ye特te別bie多duo，所suo以yi采cai用yong多duo少shao層ceng的dePCB要仔細安排，多了或少了都不好：ruguocengshutaishao，buxianjiangbiandehenkunnan，shenzhikenengwanbuchengbuxian。dangranzaibuxianguochengzhongruguoganjiaobuxiankongjianbugou
，keyizaizengjiacengshu
，danjiacenghouyaoduiyiwanchengdebuxianzuoxuduotiaozheng
，zhongxinanpaiyixiezouxianguize
，zhejiangzengjiaxuduogongzuoliang。

如果層數太多，加工成本增加

，板子厚度可能失控。目前4層板的板費為0.5元/平方厘米左右，而六層板的板費為1.5元/平方厘米左右。印製板層數每增加兩層
，板費要增加好幾倍。按VME64總線標準
，印製板厚度應為1.6±0.2mm，即63±8mil，目前國內的印製板設備，采用的板芯一般最薄的為5mil厚
，銅層厚度有0.5盎司、1.0盎司、1.5盎司等規格，如果層數太多，印製板厚度無法滿足要求。

2.2阻抗考慮
PCI2.2規範要求PCB上的信號線在未焊接器件之前的特征阻抗為60Ω-100Ω，VME64規範要求PCB上的信號線在未焊接器件之前的特征阻抗為50Ω－60Ω。按目前的集成電路生產工藝，50Ω－100Ω的阻抗是比較合適的
，不同的信號有一些差別。現在比較好的PCB加工設備，能加工線寬4mil、間距4mil的印製線。根據阻抗要求和目前PCB加工設備現狀，信號線基本采用5mil線寬和5mil間距
，對有些信號線的阻抗，如果層間距和印製板基材介電常數調整無法滿足要求
，可以采用4mil的信號線布線。
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2.3傳輸速度
PCI2.2規範要求PCB上的信號線在無負載時的傳輸速度為150ps/inch-190ps/inch。PCBshangdexinhaoxianzaiwufuzaiqingkuangxiadechuanshusuduzhiyujiezhicailiaodejiedianchangshuxiangguan，suoyixuanqujiezhicailiaodejiedianchangshushichulekaolvtaduiyinzhixiantezhengzukangdeyingxiangwai，haiyingkaolvtaduiyinzhixianchuanshusududeyingxiang。

2.4整板層疊及阻抗設計
綜合以上三點
，最後采用12層印製板，其中8個信號層（包括元件層），兩個地層，一個3.3V電源層，一個混合電源層（包括5V
、2V、兩個2.5V）。用HyperLynx軟件優化出來的PCB層疊結構如圖2-2所示

，總厚度為65.7mil，即1.67mm，滿足VME64規範要求。

3時鍾信號阻抗匹配

時鍾信號是各設備工作的基礎
，所以時鍾信號的質量尤為重要，在PCB設計時要慎重對待。

板上時鍾信號很多，主要高速時鍾信號如圖2-3所示。

時鍾芯片的輸出信號阻抗一般都比較小。芯片MPC950的輸出阻抗為7ohm
，芯片AV9155的輸出阻抗為10ohm。本板上的時鍾信號都是點對點連接，所以采用串行端接進行阻抗匹配電路設計。具體串連電阻的大小由HyperLynx仿真後決定。
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4 L2Cache總線和60x總線信號完整性分析

本板的L2Cache總線工作頻率200Mhz，60x總線工作頻率100MHz，是板上工作頻率最高的部分。依據MPC755、MPC107、PowerSpan的芯片手冊，阻抗在50ohm～70ohm之內比較合適
，按前麵層疊結構的設計，5mil的信號線寬是可以保證阻抗要求的。

因為板上這兩個總線的負載最多為2個負載
，且這幾個芯片之間的距離很近，相關的PCB走線很短
，所以信號時序關係一般能夠滿足要求（盡管其工作頻率很高）。下麵給出L2Cache總線上典型時鍾線
、地址線以及數據線的PCB走線圖以及在HyperLynx仿真軟件的BoardSim工具下的仿真波形。MPC755

、MPC107、PowerSpan和GVT71128芯片的IBIS模型均來自於芯片廠商（Motorola、TUNDRA和GALVENTECH）。