與基於PLL的傳統頻率合成器相比，NCO和DDS的顯著優勢包括：極高的頻率分辨率、快速靈敏性，以及可輕鬆生成完美正交的正弦/餘弦波形。此外，還提供寬帶寬範圍和高直流精度。其工作原理受[HJ3] 數字信號處理和采樣係統理論，數字特性支持對輸出信號的相位、頻率和幅度實施全數字獨立控製。圖2所示的框圖顯示傳統DDS的架構
，該DDS由三大功能模塊組成：

 

u  N位相位累加器
；

u  相位-正弦幅度轉換器，由W位截取相位輸入字表征特性
；

u  D位DAC及其相關重構濾波器。

 

相位累加器由簡單的N位加法器結合寄存器構成，寄存器的內容按照采樣時鍾FCLK的速率，以輸入相位增量Δθ（通常也稱為頻率調諧字，FTW）更新。累加器會定期溢出，在采樣或參考時鍾FCLK和DDS輸出頻率FOUT之間像小數分頻器一樣運行，或像齒輪箱一樣運行，分頻比為：

 

 

溢出速率為生成的波形提供輸出頻率

，使得：

 

 

其中0 ≤ FTW ≤ 2N–1。因為分頻器的原因，NCO輸出端的參考或采樣fS時鍾相位噪聲的影響會降低

 

 

相位累加器寄存器的輸出表示生成波形的電流相位。每個分立式累加器輸出相位值然後通過相位-正弦或相位-餘弦映射引擎
，被轉換成幅度正弦或餘弦數據或樣本。此功能通常利用存儲在LUT(ROM)中的三角函數值完成，有時通過執行正弦近似算法完成，或兩者組合方式完成。相位-正弦幅度轉換器的輸出供DAC使用
，在濾波之前生成量化和采樣正弦信號，使信號平穩，並避免頻譜混疊。由DAC有限分辨率導致的幅度量化設定了本底噪聲以及相應的頻率合成器信噪比(SNR)的理論限值。此外

，DAC作為混合信號器件，由於其INL、DNL、壓擺率
、毛刺和建立時間等特性，展現出一係列直流和交流非線性

，這會產生雜散信號音
，縮小正弦波生成器的整個動態範圍。

 

基於圖2中架構實現的實際正弦波形生成器，主要是相位-幅度轉換模塊不同，受數字無線電應用這一市場導向影響，該模塊通常針對速度和功耗，而不是高精度而優化。實施相位-正弦幅度轉換器最簡單的方法就是使用ROM
，采用一對一映射的方式來存儲正弦值。遺憾的是，LUT的長度與相位累加器的寬度N呈指數增長(2N)，並且與波表數據字精度W呈線性增長。而且
，減小累加器的尺寸或截斷其輸出之間的權衡和取舍會導致頻率分辨率降低，並且嚴重降低SFDR的性能。結果表明，相位或幅度量化導致的雜散會降低–6 dB/位。實現精細的頻率調諧通常需要較大的N，已有幾種技術可用來限製ROM的尺寸，同時保持足夠的雜散性能。一般會使用簡單的壓縮方法

，利用正弦或餘弦函數的四分之一波長對稱性將相位幅度範圍減小4倍bei。為wei了le進jin一yi步bu縮suo小xiao範fan圍wei，實shi際ji會hui使shi用yong截jie斷duan相xiang位wei累lei加jia器qi輸shu出chu的de方fang法fa，不bu過guo這zhe會hui導dao致zhi產chan生sheng雜za散san諧xie波bo。盡jin管guan如ru此ci
，這zhe種zhong方fang法fa也ye因yin精jing準zhun的de頻pin率lv分fen辨bian率lv要yao求qiu、存儲器尺寸和成本考量而得到了廣泛采用。建議采用多種角分解方法，以降低基於LUT的方法對存儲器的要求。與使用各種分段、線性或多項式內插法的幅度壓縮結合，在進行需要正弦和餘弦函數的I/Q合成時，準確估算正弦函數的第一象限，或按[0, π/4]間隔估算。同樣

，在沒有ROM LUT的情況下

，隻需要按照逐次逼近的方法調用位移和添加操作，即可使用基於角旋轉的方法有效生成複雜信號。這種方法以流行的CORDIC為代表，當硬件乘法器不可用時
，或者出於速度或成本考慮，應最大限度減少實施函數所需的柵級數量時（在FPGA或ASIC中），此方法通常比其他方法更快。相反，當硬件乘法器可用時（在DSP微處理器中總是如此）
，采用插入方法和完整多項式計算（例如泰勒級數展開
、切比雪夫多項式）的表查找要比CORDIC更快，尤其是要求高精度時。

 

圖2.NCO的主要功能部分
，以及與完整的直接數字頻率合成器的區別，其中包括重構DAC和其相關的AAF。NCO部分可用於測試或仿真DAC

 

在軟件中實現高精度NCO

如同著名的惠普分析儀，或者如同應用筆記AN-1323中描述的那樣
，構建與最出色的模擬振蕩器具備同等或更出色的失真性能的高精度交流信號振蕩器並不容易，即使是針對音頻頻譜（直流至20 kHz範圍）。然而，如前所述，利用嵌入式處理器具有的足夠運算精度來執行相位計算(ωt)和正弦函數(sin(ωt))近似計算，從而完整實施軟件，這顯然有助於最大限度減少量化的不利影響、噪聲和由此導致的雜散。這意味著圖2中的所有NCO功能模塊都會轉換成代碼行（不是VHDL!）

，從而實現一個滿足實時約束的軟件版本
，以確保實現最小的采樣速率和所需的頻率帶寬。

 

對於相位-正弦幅度轉換引擎，完整的LUTfanganhuorenhebianhuadouxuyaoyongdaotaiduodecunchukongjianhuotaiduodechazhiyunsuanlaishixianwanmeidezhengxianyizhixing。xiangfan，yongyujisuanzhengxianjinsizhideduoxiangshifangfayunxushiyongchengbenjididetongyongDSP，zaifuzaxingyujingduzhijiandachenglebucuodepingheng。duoxiangshijishuzhankaiyehenyouxiyinli，yinweitaxiangduijiandan
，bingqienenggoucaiyongxuanzedemijishuleixingtigongchongfendelinghuoxing，bingqietiaozhengsuanfalaishixiangeidingjingdu。tabuxuyaohendadecunchukongjian（可能不到100行SHARC DSP彙編代碼）
，隻需要幾個RAM位置來存儲多項式係數和變量
，因為正弦值隻在采樣時刻計算。

 

首先，對於正弦近似值函數
，顯然會選擇使用具有適當順序的泰勒/麥(mai)克(ke)勞(lao)林(lin)冪(mi)級(ji)數(shu)來(lai)滿(man)足(zu)目(mu)標(biao)精(jing)度(du)。但(dan)是(shi)

，由(you)於(yu)冪(mi)級(ji)數(shu)在(zai)端(duan)點(dian)處(chu)往(wang)往(wang)會(hui)失(shi)效(xiao)，所(suo)以(yi)在(zai)執(zhi)行(xing)任(ren)何(he)多(duo)項(xiang)式(shi)求(qiu)值(zhi)之(zhi)前(qian)
，必(bi)須(xu)將(jiang)參(can)數(shu)輸(shu)入(ru)範(fan)圍(wei)縮(suo)小(xiao)到(dao)更(geng)小(xiao)的(de)區(qu)間(jian)。如(ru)果(guo)不(bu)縮(suo)小(xiao)參(can)數(shu)範(fan)圍(wei)
，隻(zhi)能(neng)使(shi)用(yong)非(fei)常(chang)高(gao)階(jie)的(de)多(duo)項(xiang)式(shi)來(lai)支(zhi)持(chi)在(zai)功(gong)能(neng)域(yu)（例如[–π, +π]）中實現高精度。所以，需要對初等函數進行一些變換，以獲取所需的約化參數，例如sin(|x|) = sin(f + k × π/2)和sin(f) = sin(x – k × π/2)
，其中0 ≤f<π/2。因(yin)此(ci)，對(dui)於(yu)三(san)角(jiao)函(han)數(shu)，要(yao)特(te)別(bie)注(zhu)意(yi)不(bu)要(yao)使(shi)用(yong)減(jian)法(fa)相(xiang)消(xiao)，以(yi)免(mian)嚴(yan)重(zhong)降(jiang)低(di)精(jing)度(du)
，並(bing)導(dao)致(zhi)災(zai)難(nan)性(xing)後(hou)果(guo)，特(te)別(bie)是(shi)在(zai)運(yun)算(suan)精(jing)度(du)極(ji)差(cha)的(de)情(qing)況(kuang)下(xia)。在(zai)我(wo)們(men)的(de)例(li)子(zi)中(zhong)，當(dang)相(xiang)位(wei)輸(shu)入(ru)大(da)於(yu)或(huo)接(jie)近(jin)π/2的整數倍數時
，會發生這種情況。

 

除了周期性和modulo-2π重複之外，sin(x)函數的對稱性可用於進一步縮小近似值範圍。鑒於正弦函數在區間[0, 2π]內，關於點x = π不對稱，所以能夠使用以下關係式：

 

 

將範圍縮小到[0, π]。采用同樣的方式，sin(x)在區間[0, π]內
，關於由x = π/2定義的線對稱，所以：

 

 

x在區間[0, π/2]以內，這會進一步縮小角輸入近似值的範圍。通過進一步縮小參數區間（例如[0, π/4]）來提高精度並不是有效方法
，因為這需要同時估算正弦和餘弦函數的值

，如常用三角關係所示：sin(a+b) = sin(a) × cos(b) + cos(a) × sin(b)，從生成正交信號這一角度，這有其價值。

 

ADI公司的ADSP-21000係列應用手冊第1卷描述了一個近乎理想的（用於嵌入式係統）正弦近似值函數，該函數基於為第一個ADI DSP浮點處理器編寫的冪級數優化
，即ADSP-21020，後者基本上屬於SHARC核。這種sin(x)的實現方法依賴於Hart等人4發布、由Cody和Waite5完善
、適(shi)用(yong)於(yu)浮(fu)點(dian)運(yun)算(suan)的(de)極(ji)大(da)極(ji)小(xiao)逼(bi)近(jin)多(duo)項(xiang)式(shi)，以(yi)減(jian)少(shao)舍(she)入(ru)錯(cuo)誤(wu)和(he)避(bi)免(mian)出(chu)現(xian)前(qian)麵(mian)提(ti)到(dao)的(de)取(qu)消(xiao)。極(ji)大(da)極(ji)小(xiao)方(fang)法(fa)依(yi)賴(lai)於(yu)切(qie)比(bi)雪(xue)夫(fu)多(duo)項(xiang)式(shi)和(he)雷(lei)米(mi)茲(zi)交(jiao)換(huan)算(suan)法(fa)來(lai)確(que)定(ding)所(suo)需(xu)的(de)最(zui)大(da)相(xiang)對(dui)誤(wu)差(cha)的(de)係(xi)數(shu)。如(ru)圖(tu)3中的MATLAB®所示，與第七階泰勒多項式6相xiang比bi
，設she置zhi係xi數shu的de微wei小xiao變bian化hua可ke能neng會hui明ming顯xian提ti高gao極ji小xiao極ji大da值zhi的de精jing度du。為wei了le實shi現xian精jing度du與yu速su度du的de最zui佳jia平ping衡heng
，這zhe個ge正zheng弦xian近jin似si值zhi函han數shu的de角jiao輸shu入ru範fan圍wei應ying該gai縮suo小xiao到dao[–π/2至+π/2]區間內，且軟件程序包含一個有效的範圍縮減濾波器，約占總“正弦”子程序執行時間的30%。

 

圖3.不同於泰勒-麥克勞林方法圍繞0進行定義

，極小極大正弦逼近方法在[–π/2至+π/2]區間內，會最小化和均衡最大相對誤差。

 

雖然所有計算都可以使用32位定點算法執行，但多年以來
，最常見和最方便的數學計算格式是IEEE 754浮點標準，特別是在處理長數字時。作為一家DSP VLSI芯片製造商，ADI公司從一開始就率先采用了IEEE 754-1985標準。當時還沒有單芯片浮點DSP處理器，隻有簡單的浮點乘法器和ALU計算IC，如ADSP-3212和ADSP-3222。這種格式取代了計算機行業的大多數專有格式
，成為所有SHARC DSP處理器的本機格式
，采用單精度32位
、擴展精度40位
，以及最近出現的適用於ADSP-SC589 和ADSP-SC573的雙重精度64位。

 

具備32位尾數的SHARC 40位擴展單精度浮點格式為這種正弦波生成應用提供了足夠的精度(u 2–32)，且有助於保持均等，Cody和Waite表示第15階多項式的總體近似精度為32位，在[0至+π/2]輸shu入ru域yu內nei具ju有you均jun勻yun分fen布bu的de誤wu差cha。為wei了le最zui大da限xian度du減jian少shao運yun算suan次ci數shu並bing保bao持chi精jing度du，最zui後hou的de調tiao整zheng是shi對dui多duo項xiang式shi計ji算suan執zhi行xing霍huo納na法fa則ze
，這zhe是shi一yi種zhong快kuai速su求qiu冪mi的de方fang法fa，可ke以yi求qiu取qu一yi個ge點dian的de多duo項xiang式shi值zhi，所suo以yi：

 

 

R1至R7是多項式級數的Cody和Waite係數
，隻需要進行8次乘法和7次加法即可計算任何輸入參數ε[0, π/2]的正弦函數值。以彙編子程序的形式編寫的完整sin(x)近似代碼在SHARC處理器上大約執行22個核心周期。原有的彙編子程序在更改之後，在獲取40位多項式浮點係數時執行同步雙存儲器訪問
，以減少6個周期。

 

圖4.軟件DDS簡化框圖給出了處理單元之間的各種量化步驟的數據運算格式和位置。

 

NCO 64位相位累加器本身在執行時，就用到了雙精度2的小數格式的SHARC 32位ALU。提供存儲器更新的整個相位累加器執行過程需要11個核心周期
，因此，每個NCO輸出樣本都在約33個核心周期內生成。

 

圖4中的框圖顯示了基於軟件DSP的NCO的功能模塊實現方案，每級都參考了運算格式精度。此外，進行信號模擬重構以及實現完整的DDFS還需要用到一個或兩個DAC及其模擬抗混疊濾波器電路。處理鏈的關鍵元件包括：

 

u  64位相位累加器（SHARC ALU雙精度，帶溢出）
；

u  64位小數定點到40位浮點轉換模塊；

u  範圍縮減模塊[0至+ π/2]和象限選擇（Cody和Waite）
；

u  正弦逼近算法（Hart），用於相位-幅度轉換
；

u  –1.0至+1.0範圍內的sin(x)重構和歸一化級；

u  LP FIR濾波器和sin(x)/x補償（如果必要）；

u  以及40位浮點至D位定點轉換和標度函數，以匹配DAC數字輸入。

 

可以在NCO輸出端放置一個可選的數字低通濾波器，以去除可能進入目標頻段的雜散和噪聲。或者
，該濾波器可以提供插值和/或逆sin(x)/x頻率響應補償，具體由選擇用於模擬重構的DAC決定。這種低通FIR濾波器可以使用MATLAB Filter Designer工具設計。例如，假設采樣頻率為48 kSPS，帶寬為DC至20 kHz

，帶內紋波為0.0001 dB
，帶外衰減為-150 dB，則可以實施具有40位浮點係數的高質量均衡紋波濾波器。它隻有99個濾波係數
，在單指令單數據(SISD)單計算單元模式下
，總執行時間將消耗約120個SHARC核心周期。經過數字濾波後，使用其中一個DSP同步串行端口，由DMA將計算的樣本對發送至DAC。為了獲得更好的速度性能
，鏈接DMA操作也可以使用大型乒乓存儲器緩衝區來支持塊處理操作。例如，塊數據大小可以等於FIR數據延遲線的長度。

 

為了實現最佳SFDR，在NCO上進行的最後調整

如前所述
，NCO遭(zao)受(shou)雜(za)散(san)的(de)主(zhu)要(yao)原(yuan)因(yin)是(shi)對(dui)相(xiang)位(wei)累(lei)加(jia)器(qi)輸(shu)出(chu)的(de)截(jie)斷(duan)，其(qi)次(ci)是(shi)針(zhen)對(dui)通(tong)過(guo)計(ji)算(suan)或(huo)列(lie)表(biao)得(de)出(chu)的(de)正(zheng)弦(xian)值(zhi)的(de)幅(fu)度(du)量(liang)化(hua)。相(xiang)位(wei)截(jie)斷(duan)引(yin)起(qi)的(de)誤(wu)差(cha)通(tong)過(guo)相(xiang)位(wei)調(tiao)製(zhi)（鋸齒形）在載波頻率附近產生雜散
，而正弦幅度量化引起與諧波相關的雜散
，不過長期以來一直被認為是隨機誤差和噪聲。如今
，在Henry T. Nicholas和H. Samueli撰寫的技術論文7中(zhong)
，從(cong)數(shu)學(xue)角(jiao)度(du)深(shen)入(ru)闡(chan)述(shu)了(le)相(xiang)位(wei)累(lei)加(jia)器(qi)的(de)操(cao)作(zuo)。在(zai)深(shen)入(ru)分(fen)析(xi)的(de)基(ji)礎(chu)上(shang)，提(ti)出(chu)了(le)一(yi)種(zhong)模(mo)型(xing)
，將(jiang)相(xiang)位(wei)累(lei)加(jia)器(qi)視(shi)為(wei)分(fen)立(li)式(shi)相(xiang)位(wei)樣(yang)本(ben)排(pai)列(lie)生(sheng)成(cheng)器(qi)，並(bing)據(ju)此(ci)預(yu)測(ce)頻(pin)率(lv)雜(za)散(san)。無(wu)論(lun)相(xiang)位(wei)累(lei)加(jia)器(qi)參(can)數(shu)（M、N
、W）是多少
，相序的長度都等於

 

 

（其中GCD是最大公約數）
，如圖4所示，由頻率調諧字M最右邊的位位置L決定。因此，L的值定義序列類別，這些類別彼此共享自己的相位分量集，但根據

 

 

比率重新排序。這些在時域內生成的截斷相位樣本序列被用來通過DFT確定頻率域內各雜散線各自的位置和大小。這些序列還表明，M (FTW)的奇數值顯示最低頻率雜散的幅度，並建議對相位累加器進行簡單的修改以滿足這些最低程度的條件（隻需在FTW中添加1 LSB）。如此

，相位累加器的輸出序列必須始終具有相同的2N個相位元素
，無論相位累加器的M值和初始內容是什麼。之後，最差的雜散信號音幅度等級降低3.922 dB

，等於SFDR_min (dBc) = 6.02 × W。由Nicholas更改的相位累加器為NCO提供了多種優勢，首先，它消除了FTW最右邊的位非常接近MSB（FMCW應用中的頻率掃描）的情況
，其次，它讓雜散幅度與頻率調諧字M無關。這種修改可以通過按采樣速率fS切換ALU LSB來輕鬆實現，如果FTW LSB置位至邏輯1，則可以仿真與相位累加器相同的行為。相位累加器大小N = 64位時，對於所需頻率FOUT的精度，可以將½ LSB偏移視為可忽略的誤差。

 

圖5.FTW最右邊非零位的位置確定了理論上SFDR的最差水平。由Nicholas修改的相位累加器解決了采用任何N值的問題，並且使NCO的SFDR最大。

 

采用32位輸出相位字W時，由相位截斷導致的最大雜散幅度會限製為–192 dBc！正弦采樣值的有限量化也會導致產生另一組頻率雜散

，該雜散通常被認為是噪聲，可采用大家熟知的SNRq(dB) = 6.02 × D + 1.76公式進行估算。這必須添加到寄生參數中，因為相位-正弦幅度轉換算法階段的近似誤差被認為是可以忽略的，但是
，必須非常謹慎地選擇相位-正弦近似算法和計算精度。

 

這些結果表明，從理論水平上，我們的軟件正弦NCO的線性和噪聲都遠遠超過了測試市場上大多數高精度ADC所需的閾值。它仍然需要找到信號鏈中最後一個

、也是最關鍵的元件：重構DAC及其互補模擬抗混疊濾波器和相關的驅動電路，以滿足預期的性能水平要求。

 

重構DAC：關鍵之處！

首先可能會選擇具備出色的非線性誤差（INL和DNL）規格的高精度DAC，例如出色的20位高精度DACAD5791。但是它的分辨率隻有20位，而且其R-2R結構不支持實施信號重構，特別是產生非常純的正弦曲線
，這是因為在輸入代碼轉換期間，它存在很大毛刺。傳統的DAC架構基於二進製加權電流發生器或電阻網絡構建，對數字直通和數字開關損傷（例如外部或內部時序擺動）

，yijishuzishuruweideqitakaiguanbuduichengfeichangmingan，tebieshizaihuidaozhinengliangbianhuadezhongdazhuanbianqijian。zhejiuchanshengleyudaimaxiangguandeshuntai
，congerchanshenggaofuduxiebozasan。

 

在20位以上的分辨率下，使用外部超線性快速采樣和保持放大器對DAC輸出去毛刺並無太大幫助
，這是因為它在幾十LSB下會生成自己的瞬態，且會因為重采樣產生組延遲非線性。信號重構主要存在於通信應用
，通過使用分段架構（混合適用於MSB的完全解碼部分和適用於最低有效位的二進製加權元件）來解決毛刺問題。遺憾的是，目前還沒有超過16位精度的商用DAC。與NCO完全可預測的行為不同
，DAC誤差難以預測和準確仿真，尤其是當製造商的動態規格很小或者不存在時，但專用於音頻應用的DAC或ADC除外。插值過采樣和多位∑-∆ DAC似乎是唯一的解決方案。這些先進的轉換器具有高達32位的分辨率

、超低失真和高信噪比，是在中低帶寬內實施信號重構的最佳選擇。為了在音頻頻譜或稍寬的頻段（20 kHz或40 kHz帶寬）內實現出色的噪聲和失真性能，可以使用ADI公司產品係列中傑出的∑-∆ DAC產品，音頻立體聲DACAD1955，雖然分辨率最高為24位，這款DAC仍然是市場上非常受歡迎的音頻DAC。

 

這款音頻DAC於2004年推出，基於多位Σ-Δ調製器和過采樣技術，配合各種技巧，用於緩解這種轉換本身固有的失真和其他問題。8

 

即使目前，AD1955采用的插值LP FIR濾波器仍然是同類出色產品。它具有極高的阻帶衰減(≈–120 dB)和極低的帶內波紋(≈±0.0001 dB)。它的兩個（左側和右側通道）DAC可以以最高200 kSPS速度運行
，但在48 kSPS和96 kSPS時實現最佳交流性能
，其動態範圍以及立體聲模式下的SNR，都支持典型的EIAJ標準、A加權120 dB係數。在單聲道模式下
，兩個通道同時異相組合，性能有望提高3 dB。但是，對於寬帶應用，這些規格不太實際，這是因為它們是合成的
，帶寬範圍在20 Hz至20 kHz之間。帶外噪聲和雜散不會超過20 kHz，部分是因為EIAJ標準、A加權濾波器和音頻行業規格定義。這種滿足特定音頻測量要求的帶通濾波器模擬人耳的頻率響應
，與未濾波的測量值相比，性能提高3 dB。

 

DDFS硬件演示平台：采用AD1955實現正弦波重構

整套DDFS使用兩個評估板實現，一個支持DSP處理器，一個適用於采用AD1955 DAC進行模擬信號重構。選擇第2代SHARC ADSP-21161N評估板的原因在於其可用性
、易用性，以及適合任何音頻應用的精簡配置。目前仍在量產的ADSP-21161N於不久之前設計
，支持工業高端消費電子和專業音頻應用，提供高達110 Mips和660 MFlops，或220 MMACS/s容量。與最新一代的SHARC處理器相比
，ADSP-21161N最大的不同在於它采用較短的3級指令管道、一個片內1 Mb三端口RAM，以及數量更少的外設。精準信號音生成器的最後和最關鍵的級基於AD1955評估板，該板必須從軟件NCO提供的樣本中，以完全還原的方式重構模擬信號。這個評估板帶有一個抗混疊濾波器(AAF)，優化音頻帶寬來滿足Nyquist標準

，除了常用的S/PDIF或AES-EBU接收器外，還配有兩個串行音頻接口，用於支持PCM/I2S和DSD數字流。PCM/I2S串行鏈路連接器用於將AD1955 DAC板連接到ADSP-21161N EVB的串行端口1和3連接器(J)。這兩個板都可以配置為采用I2S PCM或DSP模式
，以48 kSPS
、96 kSPS或192 kSPS采樣速率運行。DSP串行端口1生成左右通道數據、字選擇或左/右幀同步，以及雙頻DAC的數字輸入接口所需的SCK位時鍾信號。串行端口3僅用於生成運行DAC內插濾波器和Σ-Δ調製器所需的DAC主時鍾MCLK，調製器以比輸入采樣頻率(48 kSPS)快256倍（默認）的速度運行。由於所有DAC時鍾信號都由DSP生成


，所以使用Crystek提供的超低噪聲振蕩器CCHD-957替代了板原有的低成本愛普生時鍾振蕩器。其相位噪聲在1 kHz下可能低至–148 dB/Hz，適用於24.576 MHz輸出頻率。

 

在模擬輸出端
，有源I/V轉換器必須用於在恒共模電壓下（通常為2.8 V）保持AD1955電流差分輸出，以最大限度減少失真。像AD797 這樣的超低失真和超低噪聲的高精度運算放大器能夠滿足此需求，還可用於處理模擬信號重構。由於兩個差分輸出由DSP分別處理，因此選擇了具有AAF拓撲結構的立體聲輸出配置，而不是單聲道模式。這個AAF使用LTspice® XVII進行仿真，結果如圖6所示。由於濾波器的最後一部分是無源的
，所以應該像最近推出的ADA4945那樣增加一個有源差分緩衝級。這種具備低噪聲
、超低失真、快速建立時間特性的全差分放大器是近乎完美的驅動任何高分辨率SAR和Σ-Δ ADC的DAC配件。ADA4945具有相對較大的共模輸出電壓範圍和出色的直流特性
，可以提供出色的輸出平衡，有助於抑製偶數階諧波失真產品。

 

EVB三階濾波器的–3 dB截止頻率為76 kHz，在500 kHz下僅衰減–31 db。這款低通濾波器具備出色的帶內平坦性，但帶外衰減必須大幅改善
，即使是限於純粹的重構音頻應用。要抑製DAC成型噪聲和調製器時鍾頻率MCLK，就必須滿足這一點。根據軟件DDS的具體使用，用於單信號音生成器或任意波形生成器（生成複雜波形時為AWG）

，必須優化AAF
，以解決帶外衰減或群延遲失真。以大家熟悉的SRS DS360超低失真函數生成器為例進行比較
，采用7階Cauer AAF可達到類似的采樣速率。信號重構由AD1862完成
，後者是一款串行輸入20位分段R-2R DAC，適用於數字音頻應用。AD1862在高達768 kHz (×16 fS)頻率下可以保持20位字采樣速率
，且具備出色的噪聲和線性度。它支持單端電流輸出，所以能夠使用最出色的放大器來實施外部I-V轉換。

 

圖6.LTspice仿真AD1955 EVB三階抗混疊濾波器（立體聲配置）的頻率響應。

 

AD1955和SHARC DSP組合針對多種高分辨率SAR ADC實施測試，例如AD4020，其中未設置外部可選無源濾波器。默認情況下，基礎AD4020評估板除了板載ADA4807驅動器之外
，並無其他選項可用。用於在V_REF/2共模電壓下偏置ADC輸入的簡單電路提供相當低的300 Ω輸入阻抗，需要使用信號隔離

、交流耦合，或使用外部差分放大器模塊，例如EVAL-ADA4945-1。電路筆記CN-0513中描述的AD4020參考設計板就是一項不錯的選擇。它包含一個分立式可編程增益儀表放大器(PGIA)
，提供高輸入阻抗
，支持±5 V差分輸入信號(G = 1)。雖然這些AD4020板和它們的SDP-H1控製器不支持相幹采樣采集
，但它們具備出色的樣本波形捕捉長度，最高可達1M。因此，可以實現具備可選窗口的FFT
，提供出色的頻率分辨率和低本底噪聲。例如，對於7項Blackman-Harris窗口，圖7中所示的1 Mpts FFT圖描述了AD1955在生成的990.059 Hz正弦波下的失真水平。二次諧波是350 kHz帶寬內–111.8 dBc下的最大失真分量和最大雜散。但是，在考慮整個806 kHz ADC Nyquist帶寬時
，SFDR受∑-∆ DAC調製器、內插濾波器頻率和其二次諧波（384 kHz和768 kHz）限製。

 

圖7.從1 M點FFT分析中可以看出，在低於–111 dBc下具備不錯的失真性能
，在1 kHz輸入頻率下，10 kHz至200 kHz頻段內出現最大雜散。本底噪聲約為–146 dBFS。

 

在相同條件下，對傳統的AD1862進行測試，結果顯示頻率行為略微不同。在差分配置下
，兩個20位DAC的時鍾速度約為500 kSPS
，在1.130566 kHz下，本底噪聲為–151 dBFS，正弦輸出水平為12 V p-p時的THD為–104.5 dB。在AD4020 Nyquist帶寬(806 kHz)下，SFDR接近106 dB

，受三階諧波限製。DAC重構濾波器基於兩個AD743低噪聲FET放大器
，與AD1955評估板中的濾波器一樣，屬於三階濾波器，但是-3 dB時的截止頻率為35 kHz。

 

為了變得有效
，基於DDS的生成器需要采用不錯的濾波器，支持在約250 kHz下實現大於100 dB衰減，以生成達到25 kHz CW信xin號hao頻pin率lv範fan圍wei的de直zhi流liu。這zhe可ke以yi使shi用yong六liu階jie切qie比bi雪xue夫fu濾lv波bo器qi實shi現xian
，甚shen至zhi使shi用yong用yong於yu顯xian示shi出chu色se帶dai內nei平ping坦tan度du的de六liu階jie巴ba特te沃wo茲zi低di通tong濾lv波bo器qi實shi現xian。濾lv波bo器qi階jie將jiang被bei最zui小xiao化hua，以yi限xian製zhi模mo擬ni級ji的de數shu量liang和he問wen題ti點dian，例li如ru噪zao聲sheng和he失shi真zhen。

 

結論

在標準評估板上實施的初級和開箱即用測試顯示，用於傳統正弦波CW生成的基於處理器的DDS技術要實現高性能指日可待。通過精心設計重構濾波器和模擬輸出緩衝級
，可以實現–120 dBc諧波失真係數。基於DSP的NCO/DDS不隻受到單信號音正弦波生成限製。通過使用具備合適的截止頻率，且無其他硬件變更的優化AAF（貝塞爾或巴特沃茲）
，同樣的DSP和DAC組合可用作高性能AWG來生成任何類型的波形，例如，完全合成可設置參數的多信號音正弦波（可以完全控製每個分量的相位和幅度）來實施IMD測試。

 

由於浮點算法對於要求高精度和/或高動態範圍的應用至關重要，如今，低成本ADSP-21571或SoCADSP-SC571（ARM®和SHARC）等SHARC+ DSP處理器實際上是業界的實時處理標準
，支持最高10 MSPS的合計采樣速率。雙SHARC內核和其硬件加速度計采用500 MHz時鍾頻率
，可以提供高於5 Gflops的計算性能和數十個內部專用SRAM，後hou者zhe是shi生sheng成cheng各ge種zhong波bo形xing，以yi及ji實shi施shi複fu雜za的de分fen析xi處chu理li需xu要yao的de基ji本ben組zu成cheng部bu分fen。此ci類lei應ying用yong表biao明ming，在zai實shi施shi精jing準zhun的de數shu字zi信xin號hao處chu理li時shi，並bing非fei一yi定ding要yao係xi統tong性xing地di使shi用yong硬ying件jian可ke編bian程cheng解jie決jue方fang案an。得de益yi於yuADI公司的CCES
、VDSP++ C和C++編譯器
，以及全套仿真器和實時調試器
，浮點處理器及其整個開發環境可以快速輕鬆地從仿真器（例如MATLAB）移植代碼，以及快速實施調試。

 

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作者簡介

Patrick Butler是ADI公司南歐銷售集團的一名現場應用工程師，為法國全球市場和部分ADEF客戶提供支持。從1984年至今，他一直在ADI公司工作，主要負責DSP構建模塊IC以及高速轉換器的開發。在此以前，他在法國聖艾蒂安斯倫貝謝公司ATE部門工作了5年，任設計工程師

，之後法國南特Matra-MHS
、AMD和Harris SC-Intersil擔任多個應用工程師和FAE職位。如今
，他的主要愛好是收集老式音響組件
，在兩個兒子的幫助下，動手製作高效的有源喇叭揚聲器係統。

 [HJ1]相位截斷

 [HJ2]功耗

 [HJ3]基於