【導讀】通信電源PSU在通訊設備中擔任著很重要的角色，PSU問題將會導致整個通訊設備無法正常運作。常見的通信電源PSU拓撲有橋式、推挽以及正在興起的非隔離IBB架jia構gou。所suo有you這zhe些xie應ying用yong場chang景jing都dou離li不bu開kai驅qu動dong芯xin片pian。在zai驅qu動dong芯xin片pian的de應ying用yong過guo程cheng中zhong，常chang見jian的de兩liang類lei問wen題ti是shi異yi常chang丟diu波bo現xian象xiang以yi及ji輸shu出chu通tong道dao的de誤wu脈mai衝chong，他ta們men會hui隨sui著zhe芯xin片pian、係統設計上的差異而時常出現在我們的應用中
，嚴重情況會導致MOS管guan甚shen至zhi整zheng個ge產chan品pin的de損sun壞huai。本ben文wen主zhu要yao從cong應ying用yong角jiao度du分fen析xi了le問wen題ti的de產chan生sheng原yuan因yin以yi及ji相xiang應ying的de設she計ji解jie決jue方fang案an
，確que保bao在zai設she計ji過guo程cheng中zhong不bu會hui引yin入ru可ke能neng的de風feng險xian。

1. 驅動芯片在 PSU電源係統中的應用簡介

在通訊設備中，係統的供電來源是由前級的PSU供電單元提供的。常見的通信PSU輸出分為12V和48V
，12V用於給板上數字部分供電，48V多用於給功放模塊供電。通信PSU常用拓撲架構有推挽、半橋、全橋，不同的拓撲架構通常根據不同的應用場景以及供電需求決定。在通信電源的PA供電部分
，IBB（inverting buck-boost）拓撲憑借其不需要隔離
，小體積
，低成本的優勢越來越多的成為在48V PA供電場景的選擇。TI的雙通道隔離驅動器如 係列
，其兩個通道的偏壓供電可以根據需求靈活配置，芯片內部抗幹擾能力強
，可以廣泛應用於驅動各類拓撲架構中的MOS管。

Figure 1. 通信電源PSU的常見應用

2. 驅動芯片異常丟波問題

通常隔離驅動芯片用於驅動橋式拓撲中的上下橋臂，或在管。

Figure 2. IBB典型應用拓撲

下麵兩張圖分別是實際應用中遇到的以及在EVM板上複現的發波異常現象。其中CH1為輸入側的驅動波形，CH2為相應通道的驅動輸出波形（VGS）。可以看到在兩個案例中驅動的輸出都出現了異常的輸入信號存在但輸出信號異常丟失的現象。該異常發波會導致PSU不正常工作

，如果不及時斷開負載
，還會造成MOS管的損壞。

Figure 3. 實際應用中遇到的丟波現象

Figure 4. 在EVM板上通過特定條件複現的丟波現象

其中實際異常觸發條件：48V/1000W係統
，IBB拓撲，開關頻率250kHz
，驅動器每個通道驅動5個並聯MOS管
，柵極串阻2.2ohm。EVM板複現條件：14V/100A負載，通過反複接入斷開負載可以複現問題。

2.1 針對異常丟波問題的原理分析

通過對信號進行分析
，以上兩種情景的一個共同條件是供電軌VDD都受到了不同程度的幹擾
，下圖是實際問題的展開波形
，可以看到CH4為VDD，在問題發生時接受到了比較大的幹擾信號。

Figure 5. 異常丟波問題的展開波形

基於下麵典型的驅動框圖分析幹擾的來源，如果在驅動的輸出端（OUT）有較大信號波動或是噪聲（該擾動可以是負載變化導致，也可能是開關引入的噪聲），通過芯片內部上管的體二極管傳播至VDD引(yin)腳(jiao)。由(you)於(yu)擾(rao)動(dong)是(shi)通(tong)過(guo)內(nei)部(bu)電(dian)路(lu)及(ji)寄(ji)生(sheng)參(can)數(shu)產(chan)生(sheng)和(he)傳(chuan)遞(di)
，無(wu)法(fa)通(tong)過(guo)外(wai)部(bu)濾(lv)波(bo)電(dian)路(lu)濾(lv)除(chu)，所(suo)以(yi)即(ji)使(shi)調(tiao)整(zheng)外(wai)部(bu)濾(lv)波(bo)電(dian)容(rong)值(zhi)
，也(ye)沒(mei)法(fa)很(hen)好(hao)的(de)改(gai)善(shan)該(gai)異(yi)常(chang)現(xian)象(xiang)。VDD引腳上的幹擾信號，進一步又會通過內部供電LDO的體二極管擾亂內部供電模塊輸出電壓，或是幹擾內部供電模塊的邏輯電路，最終使內部電壓跌落至芯片的UVLO
，將特定通道的輸出關斷。在內部電壓迅速恢複至UVLO以上後，芯片會延時大約50us後，恢複OUT引腳的正常輸出。同理如果在VSS引腳上有大的幹擾時，也會對內部電路造成類似影響。

Figure 6. 典型驅動芯片輸出部分電路結構

2.2 如何從係統設計上優化異常丟波問題

要防止丟波問題的出現，需要保證VDD信號的穩定


，減小電源噪聲並減小耦合噪聲的幹擾，可從以下幾個方麵進行：1. 增大RG或增加串聯磁珠；3.多管並聯係統中注意係統設計。

解決幹擾問題一個簡單有效的方式就是增大R_G，柵極串聯電阻R_G會影響柵極電路上的震蕩以及耦合到芯片內部的幹擾信號大小。下圖是常見應用中的輸出部分的等效模型
，輸入電容（圖中C_gd+C_gs）和源級電感Ls（圖中L4）之間會產生較大的諧振，增加合適的R_G則有利於抑製震蕩，同時使開關速度設定在合理的範圍，保證係統高效工作。

Figure 7. 驅動電路簡化等效模型

為了初步評估係統中存在的寄生電感Ls

，我們在不接R_G條件下測量震蕩波形。由LC諧振公式：，通過觀察振鈴的震蕩頻率可以得到：。在選擇R_G上令係統處於臨界阻尼到欠阻尼狀態即可：（另外需要再減去驅動和MOS管部分的電阻值）。實際測試過程中，可以從Q=1/2開始測試所選電阻值以及觀察MOS管的開關速度以及震蕩情況是否能夠滿足係統的設計需求，如果開關速度不夠可以適當減小R_G或是選擇驅動電流能力更強的驅動器，如果震蕩情況影響係統性能

，則適當增加R_G。下麵是在問題係統中，適當增加R_G後的測試結果，可以看到R_G增大後，問題得到顯著改善。

Figure 8. 實際應用電路中柵極電阻設置為2ohm的問題波形

Figure 9. 實際應用電路中柵極電阻增大為75ohm問題消失

對於實際應用係統，增大R_G會帶來係統的損耗以及開關速度的變慢
，往往對於特定設計係統


，R_G期望的阻值會小於10ohm，因此該方案有很多限製。除了增大R_G，另ling一yi個ge行xing之zhi有you效xiao的de方fang案an是shi在zai柵zha極ji串chuan入ru磁ci珠zhu，相xiang較jiao於yu電dian阻zu的de方fang案an磁ci珠zhu在zai低di頻pin條tiao件jian下xia阻zu值zhi更geng低di，在zai不bu影ying響xiang驅qu動dong電dian流liu，不bu改gai變bian開kai關guan表biao現xian前qian提ti下xia又you能neng夠gou很hen好hao的de抑yi製zhi高gao頻pin下xia的de耦ou合he噪zao聲sheng。

Figure 10. (a) 磁珠阻抗與頻率的關係 (b) R_G與磁珠在電路中的作用原理

在多管並聯的布板設計中，應該盡可能保證每一個MOS管的柵極電阻都靠近各自的MOS管，而不是將各電阻集中並聯
，參考下圖所示。左圖所示布板方案可能會導致並聯MOS管線路之間發生均流震蕩
，進而導致係統不穩定。

Figure 11. (a) 發生丟波問題的電路設計 (b) 優化後正常發波的電路設計

3. 驅動芯片輸出引腳誤脈衝現象

驅動芯片在應用過程中另一個常見的問題是，在沒有輸入信號的情況下
，對應的輸出通道出現異常脈衝的現象。該誤脈衝可能會超過MOS管的開通閾值，造成不期望的MOS管誤開通以及很嚴重的係統直通情況。下圖是實際應用中遇到的誤脈衝現象，CH2是驅動芯片LO
，CH1是HO，起機過程中，輸入信號控製LO進行開關動作，而在HO對應輸入為低電平。理論上HO應該與輸入信號一致為低，但從實驗結果可以發現，在HO引腳看到了一定幅值的脈衝信號。

Figure 12. 起機過程中出現的誤脈衝現象

起機過程中的誤脈衝信號，會給PSU係統帶來可靠性風險，嚴重情況下可能出現直通現象，損壞供電係統。

3.1 誤脈衝現象成因分析

下麵為驅動芯片典型的內部框圖

，在VDD-VSS之間的電壓建立至內部UVLO閾值之前
，芯片內部的Rclamp會起作用，將OUT下拉到地。在VDD-VSS之間電壓上升至UVLO閾值以上後

，芯片的輸出完全由輸出通道內部的上下管開關來決定：輸入信號為高時輸出上拉至VDD，輸入信號為低時輸出下拉到地
，以此保證輸出邏輯正確。通常誤脈衝現象出現在VDD-VSS之間電壓建立至UVLO之前。

Figure 13. 驅動芯片內部下拉電路典型框圖

在VDD-VSS低於UVLO期間，芯片內部會產生相應的驅動信號，來開通R_clamp電路（為MOS管結構，R_clamp實際為MOS管導通電阻）。該驅動信號的產生會在VDD-VSS建立電壓後
，經過一定延時（大約幾十微秒
，隨芯片不同而不同）產生，同時信號的產生到下拉電路的完全開通是需要一定的時間的，這兩個因素導致了，當VDD-VSS之zhi間jian電dian壓ya上shang升sheng過guo快kuai時shi，內nei部bu驅qu動dong信xin號hao來lai不bu及ji將jiang下xia拉la電dian路lu打da開kai，從cong而er在zai起qi機ji期qi間jian芯xin片pian無wu法fa很hen好hao的de實shi現xian下xia拉la功gong能neng。這zhe種zhong情qing況kuang下xia當dang輸shu出chu引yin腳jiao有you耦ou合he噪zao聲sheng的de存cun在zai時shi，我wo們men會hui在zai柵zha極ji路lu徑jing上shang看kan到dao誤wu脈mai衝chong。

3.2 誤脈衝的預防與解決方案

因為誤脈衝問題是由於內部下拉電路反應時間的差異化所導致，優化思路可以是將VDD-VSS建立過程放緩
，或是在係統設計時注意給VDD-VSS提供一個預充電壓，一個可靠的方案則是在電路中增加下拉電路，確保MOS管不會因為幹擾誤觸發。

3.2.1 調整BOOT電壓建立速度

VDD-VSS的電壓建立過程是通過R_BOOT

，二極管


，以及下管的導通狀態給C_BOOT電容充電來實現的。針對R_BOOT和C_BOOT進行數值調整，可以將電容充電到穩定的時間進行延長或縮短。下圖分別展示了不同的RC配置下的VDD-VSS電壓建立過程。

Figure 14. R_BOOT=0hom C_BOOT=10uF 設置下的起機BOOT波形

Figure 15. R_BOOT=5hom C_BOOT=10uF 設置下的起機BOOT波形

CH1為VDD-VSS電壓建立波形
，CH4為充電電流波形。可以看到
，適當的RC取值，不僅能夠減小VDD-VSS間的電流尖峰，還有助於將電壓建立的斜率變緩
，使內部下拉信號有充足的時間來響應。

由you於yu市shi麵mian上shang驅qu動dong芯xin片pian設she計ji和he針zhen對dui應ying用yong場chang景jing不bu同tong


，有you的de二er極ji管guan集ji成cheng在zai芯xin片pian內nei部bu
，所suo以yi需xu要yao使shi用yong者zhe在zai具ju體ti應ying用yong過guo程cheng中zhong，根gen據ju需xu要yao和he所suo用yong芯xin片pian來lai調tiao整zhengRC取值，下麵是一些RC選擇上的建議：

●   電阻取值一般選擇在1~20ohm，且需要滿足

，其中I_peak為所選擇二極管的最大電流
，V（diode）為二極管上的壓降。

●   有時二極管部分集成在驅動芯片內部，此時可以根據具體情況調節C_BOOT，C_BOOT需要能夠保證VDD-VSS上的電壓能夠在UVLO之上：

-因此要求BOOT電容上能承受最大電壓為：

-開關周期內需要提供的電荷量：

-可以計算出BOOT電容的最小值為：

其中：

VDD為驅動供電電壓
；

V(diode)為二極管正向導通壓降
；

V_HBL為VDD-VSS下降沿UVLO，即考慮回差後的UVLO值
；

Q_G是驅動MOS管的Q值之合
；

I_HBS是VDD-VSS間漏電流；

I_HB是VDD靜態電流

需要注意的是二極管的反向恢複應力，如上述實驗中的RC組合中開關頻率約為100kHz


，占空比為40%，下管的導通時間大約為6us，則需注意的是在6us下管關閉時，二極管上的反向恢複應力能夠滿足芯片或是選擇二極管的指標要求，具體可以參考各芯片數據手冊或者向供應商谘詢。

3.2.2 為VDD-VSS建立預充電壓

另一個解決誤脈衝問題的方案是給VDD-VSS提供一個預充電壓
，這樣能讓內部下拉電路的觸發信號能夠提前響應。一個簡便的方式是在上下管VSS之間直接入預充電阻，這樣在上電後，VDD會通過R_BOOT，二極管，預充電阻來給C_BOOT進行充電
，在下管發波之前，就能讓內部下拉電路提前響應，確保VDSS-VSS超過UVLO之前，上管不會出現誤脈衝問題。

Figure 16. 為設計增加預充電壓回路

在(zai)加(jia)入(ru)預(yu)充(chong)電(dian)阻(zu)後(hou)，係(xi)統(tong)起(qi)機(ji)過(guo)程(cheng)中(zhong)的(de)測(ce)試(shi)波(bo)形(xing)如(ru)下(xia)所(suo)示(shi)，通(tong)道(dao)之(zhi)間(jian)不(bu)再(zai)有(you)幹(gan)擾(rao)導(dao)致(zhi)的(de)誤(wu)脈(mai)衝(chong)。需(xu)要(yao)考(kao)慮(lv)的(de)是(shi)係(xi)統(tong)上(shang)電(dian)到(dao)發(fa)波(bo)之(zhi)間(jian)的(de)預(yu)留(liu)時(shi)間(jian)t_reserve決定了R_pre-charge以及C_BOOT的取值。具體參考公式：

Figure 17. 加入VBOOT預建立電路後的發波波形

3.2.3 為柵極增加外部下拉電路

如果係統設計允許，一個保險的方式是在電路中加入下拉電路（下圖中BJT管Q4）
，當柵極電壓受到幹擾出現較大波動時，BJT電路會接通，將柵極強行下拉到地防止MOS管的誤開通。

Figure 18. 外部增加柵極下拉電路

xiatuweijiaruwaibuxialudianluhoudezhajidianyafangzhenboxing。xuxiandaibiaozhiqianxitongkenengcunzaidezhajiganrao
，shixiandaibiaojiaruxialadianluhouzhajidianyaboxing

，keyifaxianxialadianlujiangzhajiganraodianyafuzhiyijidianyahuiluosuoxushijiandoudadasuoxiao，fangzhilekenengchuxiandeMOS管誤觸發風險。

Figure 19. 下拉電路對柵極電壓擾動改善的仿真結果

4. 總結

文章總結了在使用驅動器過程中常見的兩種應用問題：異常丟波問題與輸出通道誤脈衝問題，針對丟波問題
，文章給出了柵極電阻設計與布板建議
；針對輸出通道誤脈衝問題，本文提出了調整BOOT電壓建立時間、建立預充電壓
、添(tian)加(jia)外(wai)部(bu)下(xia)拉(la)電(dian)路(lu)等(deng)方(fang)案(an)，並(bing)給(gei)出(chu)了(le)優(you)化(hua)後(hou)的(de)測(ce)試(shi)結(jie)果(guo)。當(dang)然(ran)在(zai)驅(qu)動(dong)器(qi)的(de)應(ying)用(yong)中(zhong)
，還(hai)有(you)其(qi)他(ta)常(chang)見(jian)問(wen)題(ti)如(ru)誤(wu)發(fa)波(bo)或(huo)是(shi)輸(shu)出(chu)信(xin)號(hao)受(shou)到(dao)幹(gan)擾(rao)等(deng)一(yi)些(xie)特(te)殊(shu)情(qing)況(kuang)，由(you)於(yu)更(geng)多(duo)的(de)和(he)芯(xin)片(pian)的(de)設(she)計(ji)或(huo)是(shi)抗(kang)擾(rao)能(neng)力(li)相(xiang)關(guan)，這(zhe)裏(li)就(jiu)沒(mei)有(you)歸(gui)納(na)總(zong)結(jie)。在(zai)選(xuan)擇(ze)驅(qu)動(dong)芯(xin)片(pian)時(shi)，使(shi)用(yong)者(zhe)應(ying)該(gai)更(geng)多(duo)關(guan)注(zhu)除(chu)了(le)基(ji)本(ben)的(de)指(zhi)標(biao)參(can)數(shu)之(zhi)外(wai)應(ying)用(yong)層(ceng)麵(mian)的(de)設(she)計(ji)注(zhu)意(yi)事(shi)項(xiang)。TI的驅動芯片在上述問題中的表現處於業界先進地位
，優秀的芯片設計以及可靠性

，能夠大大降低在應用中的風險以及設計難度。

5. 參考文獻

1. UCC27282 datasheet (ZHCSJ21B)

2. UCC21225A datasheet (SLUSCV6A)

3. The Use and Benefits of Ferrite Beads in Gate Drive Circuits (SLUAAI2)

來源：TI

作者：Dane Zhang

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