時鍾走線與信號擺幅

 

PCB 上shang的de走zou線xian類lei似si於yu低di通tong濾lv波bo器qi，當dang時shi鍾zhong信xin號hao沿yan著zhe走zou線xian傳chuan輸shu時shi，會hui造zao成cheng時shi鍾zhong信xin號hao衰shuai減jian，並bing且qie脈mai衝chong沿yan的de失shi真zhen隨sui線xian長chang增zeng加jia。更geng高gao的de時shi鍾zhong信xin號hao頻pin率lv會hui導dao致zhi衰shuai減jian、失真和噪聲增加
，但不會增加抖動，在低壓擺率時抖動最大（圖 1），一般使用高壓擺率的時鍾沿。為了實現高質量的時鍾，要使用高擺幅時鍾信號和短時鍾 PCB 走線
；由時鍾驅動的器件應該盡可能靠近時鍾分配器件放置。

 

圖 1. ADCLK925 的均方根抖動與輸入壓擺率的關係

 

ADCLK954² 時鍾扇出緩衝器和 ADCLK914³ 超快時鍾緩衝器就是兩款此類時鍾分配器件。ADCLK954 包括 12 個輸出驅動，可以在 50-Ω的負載上驅動全擺幅為 800-mV 的 ECL（發射極耦合邏輯）或者 LVPECL（低壓正 ECL）信號

，形成 1.6 V 的總差分輸出擺幅，如圖2 所示。它可以在4.8 GHz 反轉率下工作。ADCLK914 可以在 50-Ω負載上驅動 1.9 V 高壓差分信號 (HVDS)
，形成 3.8 V 的總差分輸出擺幅。ADCLK914 具有7.5-GHz 的反轉率。

 

當驅動 DAC 時，時鍾分配器件應該盡可能靠近 DAC 的時鍾輸入放置，這樣，所需的高壓擺率、高幅度時鍾信號才不會引起布線困難、產生 EMI 或由電介質和其它損耗造成減弱。值得注意的是，走線的特性阻抗(Z₀)會隨走線尺寸（長度
、寬度和深度）而變化；驅動器的輸出阻抗必須與特性阻抗匹配。

 

圖2. 采 用 3.3V 電 源供電時 ADCLK954 時 鍾緩衝器的輸出波形

 

輸出端接

 

時(shi)鍾(zhong)信(xin)號(hao)衰(shuai)減(jian)會(hui)增(zeng)加(jia)抖(dou)動(dong)，因(yin)此(ci)對(dui)驅(qu)動(dong)器(qi)輸(shu)出(chu)的(de)端(duan)接(jie)很(hen)重(zhong)要(yao)，這(zhe)可(ke)以(yi)避(bi)免(mian)信(xin)號(hao)反(fan)射(she)
，並(bing)可(ke)通(tong)過(guo)相(xiang)對(dui)較(jiao)大(da)的(de)帶(dai)寬(kuan)實(shi)現(xian)最(zui)大(da)能(neng)量(liang)傳(chuan)輸(shu)。確(que)實(shi)，反(fan)射(she)可(ke)以(yi)造(zao)成(cheng)下(xia)衝(chong)和(he)過(guo)衝(chong)，嚴(yan)重(zhong)降(jiang)低(di)信(xin)號(hao)和(he)整(zheng)體(ti)時(shi)鍾(zhong)的(de)性(xing)能(neng)，或(huo)者(zhe)在(zai)極(ji)端(duan)情(qing)況(kuang)下(xia)，可(ke)能(neng)會(hui)損(sun)壞(huai)接(jie)收(shou)器(qi)或(huo)驅(qu)動(dong)器(qi)。反(fan)射(she)因(yin)阻(zu)抗(kang)不(bu)匹(pi)配(pei)而(er)引(yin)起(qi)
，在(zai)走(zou)線(xian)沒(mei)有(you)適(shi)當(dang)端(duan)接(jie)時(shi)發(fa)生(sheng)。由(you)於(yu)反(fan)射(she)係(xi)數(shu)本(ben)身(shen)具(ju)有(you)高(gao)通(tong)特(te)性(xing)，因(yin)此(ci)這(zhe)對(dui)具(ju)有(you)快(kuai)速(su)上(shang)升(sheng)和(he)下(xia)降(jiang)時(shi)間(jian)的(de)高(gao)速(su)信(xin)號(hao)更(geng)重(zhong)要(yao)。反(fan)射(she)脈(mai)衝(chong)與(yu)主(zhu)時(shi)鍾(zhong)信(xin)號(hao)相(xiang)疊(die)加(jia)，削(xue)弱(ruo)了(le)時(shi)鍾(zhong)脈(mai)衝(chong)。如(ru)圖(tu)3 所示，它對上升沿和下降沿增加了不確定的延時或者抖動，從而影響時鍾信號的邊沿。

 

圖3. 由端接不當引起的反射信號抖動

 

端接不當使回聲的幅度隨著時間而變化，因此∆t yehuisuishijianbianhua。duanjiedeshijianchangshuyehuiyingxianghuishengmaichongdexingzhuanghekuandu。jiyuyishangyuanyin，fansheyinqidefujiadoudong
，congxingzhuangkanleisizengjiajingdiandoudongdegaositexing。weilebimiandoudongheshizhongzhiliangjiangdidebuliyingxiang
，xuyaoshiyongbiao 1 中總結的恰當信號端接方法。Z₀ 是傳輸線的阻抗； Z_OUT 是驅動器的輸出阻抗， Z_IN 是接收器的輸入阻抗。顯示CMOS 和 PECL/LVPECL電路。

 

表1. 時鍾端接

 

參考電路

 

¹www.analog.com/en/products/clock-and-timing/clock-generation-distribution.html.

 

²www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk954/products/product.html.

 

³www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk914/products/product.html.

 

 

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