從一塊白板開始，首先將DAC視作一個模塊。噪聲可能來自內部
，因為任何實際元器件都會產生某種噪聲
；也可能來自外部噪聲源。外部噪聲源可通過DAC的任何外部的任何外部任意連接，包括電源、時鍾和數字接口等
，進入其中。圖1顯示了這些可能性。下麵將對每一種可能的噪聲嫌疑對象分別進行研究，以了解其重要性。

 

圖1.DAC相位噪聲來源

 

首先討論數字接口，它恰好是最容易處理的。數字I/O負責接收要在模擬域中輸出的數字采樣信號。眾所周知，如眼圖所示，數字電路和收到的波形多含噪聲。由此看來，相應的問題是：是否所有這種噪聲和活動都能滲入DAC內部的不同區域且表現為相位噪聲
？當然

，數字接口可能在別處引起噪聲，但這裏關心的是相位噪聲。

 

為了證明I/O是否需要關切
，我們比較了 AD9162 係列高速DAC器件開啟和關閉數字接口兩種情況下的相位噪聲。無數字接口時，器件的NCO模式內部生成波形，DAC事實上變成DDS發生器。圖2顯示了實驗結果。

 

圖2.不同插值時的相位噪聲

 

相xiang位wei噪zao聲sheng的de峰feng值zhi會hui根gen據ju接jie口kou的de具ju體ti情qing況kuang發fa生sheng變bian化hua。現xian在zai我wo們men感gan興xing趣qu的de是shi
，噪zao聲sheng和he所suo有you曲qu線xian在zai彼bi此ci之zhi上shang。因yin此ci，對dui於yu這zhe個ge產chan品pin線xian，盡jin管guan由you於yu係xi統tong要yao求qiu可ke能neng要yao注zhu意yi雜za散san，但dan接jie口kou不bu是shi問wen題ti。發fa現xian接jie口kou無wu需xu擔dan心xin之zhi後hou，我wo們men感gan興xing趣qu的de下xia一yi個ge方fang麵mian是shi時shi鍾zhong。

 

時鍾

 

DAC時鍾是DAC中產生相位噪聲的首要原因。此時鍾決定何時發送下一樣本，故相位（或時序）中的任何噪聲都會直接影響輸出的相位噪聲，如圖3所suo示shi。此ci過guo程cheng可ke以yi視shi作zuo各ge相xiang繼ji離li散san值zhi與yu一yi個ge矩ju形xing函han數shu相xiang乘cheng，其qi時shi序xu由you時shi鍾zhong定ding義yi。在zai頻pin域yu中zhong，乘cheng法fa轉zhuan換huan為wei卷juan積ji運yun算suan。結jie果guo
，期qi望wang的de頻pin譜pu被bei時shi鍾zhong相xiang位wei噪zao聲sheng所suo破po壞huai
，如ru圖tu4所示。但是
，確切的關係並不是顯而易見的。下麵將給出簡明推導。

 

圖3.時鍾與相位噪聲的相關性

 

圖4.相位噪聲卷積

 

獲取時鍾和輸出的時間快照，圖5顯示了一個波形實例。其目的是求出時鍾和輸出的噪聲幅度之比，如圖6中的紅色箭頭所示：可以畫直角三角形

，雖然任一邊長都不知道，但兩個三角形有共同的水平邊。

 

圖5.波形快照

 

圖6.相位噪聲關係

 

設斜率為相應波形的導數
，根據幾何可得出以下等式：

 

 

針對DAC噪聲重新整理，得出下式：

 

 

我們常常對正弦或接近正弦的DAC輸出和時鍾波形感興趣
，所以上述結果可進一步簡化。如果這一假設不成立，則仍應使用上式。

 

 

重新整理後得到：

 

 

注zhu意yi，噪zao聲sheng關guan係xi等deng同tong於yu相xiang對dui於yu相xiang應ying波bo形xing幅fu度du的de關guan係xi，因yin此ci可ke以yi將jiang其qi簡jian潔jie地di歸gui納na為wei相xiang對dui於yu載zai波bo的de關guan係xi。另ling外wai，通tong過guo使shi用yong對dui數shu單dan位wei
，我wo們men得de到dao下xia式shi： 

 

 

根據信號頻率與時鍾頻率之比，相對於載波的噪聲放大或縮小。信號頻率每降低一半，噪聲改進6 dB。研yan究jiu幾ji何he圖tu像xiang可ke知zhi這zhe是shi合he理li的de
，因yin為wei下xia麵mian的de三san角jiao形xing會hui變bian得de更geng尖jian銳rui
，垂chui直zhi邊bian會hui縮suo小xiao。還hai應ying注zhu意yi
，如ru果guo噪zao聲sheng以yi相xiang同tong幅fu度du提ti高gao，則ze提ti高gao時shi鍾zhong幅fu度du不bu會hui改gai善shan相xiang位wei噪zao聲sheng。

 

為了證明這一點，可通過調製輸入DAC的時鍾來模擬相位噪聲。圖7顯示5 GHz DAC時鍾上有100 kHz的輕度相位調製。其上還繪出了500 MHz和1 GHz的輸出頻譜。信號音確實遵循了這種關係。從5 GHz時鍾到500 MHz DAC輸出觀測到20 dB降幅，從500 MHz輸出到1 GHz輸出觀測到6 dB增幅。

 

圖7.帶100 kHz相位調製的時鍾輸出相位噪聲.

 

精密受控的實驗固然好，但我們關心的是實際噪聲。用寬帶頻率合成器 ADF4355 代替發生器，圖8顯示了新時鍾源的相位噪聲曲線，對應的DAC輸出為時鍾頻率的½和¼。噪聲特性得到保留，每次降低6 dB。應注意，PLL未針對最佳相位噪聲而優化。目光敏銳的讀者會注意到，在小偏移處有一些預期偏差，但這是不同基準源引起的正常現象。

 

圖8.采用寬帶頻率合成器時鍾源時的DAC輸出相位噪聲

 

另一個需要探討的方麵是輸入功率與噪聲的"無關性"。隻有噪聲功率與載波的差異才是重要的。這意味著，直接放大時鍾信號是沒有益處的。圖9說明情況確是如此。唯一的變化是噪底略有提高，這要歸因於信號發生器。這一看法僅在合理範圍內有效
；在某一特定點
，時鍾的貢獻會變得非常弱，以致於其他因素（如時鍾接收器噪聲）開始占主導地位。

 

圖9.相位噪聲與輸入功率的關係

 

最後簡單說明一下新采樣方案2× NRZ。AD9164 DAC係列器件引入了這種新采樣模式
，在時鍾的上升沿和下降沿均可轉換采樣數據。不過
，盡管有這些變化，相位噪聲特性卻保持不變。圖10比較了原NRZ模mo式shi和he這zhe一yi新xin模mo式shi。圖tu中zhong曲qu線xian表biao明ming相xiang位wei噪zao聲sheng相xiang同tong，但dan可ke以yi看kan到dao噪zao底di有you所suo上shang升sheng。這zhe一yi結jie論lun的de前qian提ti是shi上shang升sheng沿yan和he下xia降jiang沿yan的de噪zao聲sheng特te性xing相xiang同tong
，對dui大da多duo數shu振zhen蕩dang器qi而er言yan這zhe一yi前qian提ti確que實shi成cheng立li。

 

圖10.相位噪聲和2× NRZ

 

電源

 

噪(zao)聲(sheng)的(de)下(xia)一(yi)個(ge)可(ke)能(neng)進(jin)入(ru)點(dian)是(shi)電(dian)源(yuan)。芯(xin)片(pian)上(shang)的(de)所(suo)有(you)電(dian)路(lu)都(dou)必(bi)須(xu)通(tong)過(guo)某(mou)種(zhong)方(fang)式(shi)供(gong)電(dian)
，這(zhe)就(jiu)給(gei)噪(zao)聲(sheng)傳(chuan)播(bo)到(dao)輸(shu)出(chu)提(ti)供(gong)了(le)很(hen)多(duo)機(ji)會(hui)。具(ju)體(ti)機(ji)製(zhi)取(qu)決(jue)於(yu)電(dian)路(lu)，不(bu)過(guo)下(xia)麵(mian)著(zhe)重(zhong)指(zhi)出(chu)了(le)幾(ji)種(zhong)可(ke)能(neng)性(xing)。DAC輸出端通常由電流源和MOS開關組成，開關引導電流通過正引腳或負引腳（圖11）。xianran，dianliuyuancongwaibudianyuanhuodegonglv

，renhezaoshengdouhuifanyingweidianliubodong。zaoshengkeyijingguokaiguandaodashuchuduan，danzhejinjieshilejidaizhijieouhe。yaogongxianxiangweizaosheng，cizaoshengbixushanghunpindaozaibopinlv。zheyiguochengshitongguokaiguanMOSFETwanchengde
，qichongdangpinghenghunpinqi。zaoshengdelingyilujingshitongguoshangladiangan，qiconggongdianguishezhizhiliupianzhi，zhelicunzaiderenhezaoshengdouhuiliudaojingtiguan。zhezhongbodonghuigaibianqigongzuotiaojian
，ruyuanloudianyahedianliuyuanfuzaideng

，yinqidianliubianhua，congeryouyicishanghunpindaoRF信號。一般來說
，如果開關切換能能夠把噪聲混頻到目標信號， 這些開關電路都是電源噪聲在輸出信號中的相位噪聲的貢獻者。

 

圖11.DAC電流源

 

鑒(jian)於(yu)所(suo)有(you)這(zhe)些(xie)電(dian)路(lu)和(he)混(hun)頻(pin)現(xian)象(xiang)

，要(yao)快(kuai)速(su)模(mo)擬(ni)所(suo)有(you)這(zhe)些(xie)行(xing)為(wei)是(shi)相(xiang)當(dang)困(kun)難(nan)的(de)。相(xiang)反(fan)，對(dui)其(qi)他(ta)模(mo)擬(ni)模(mo)塊(kuai)的(de)特(te)性(xing)分(fen)析(xi)可(ke)以(yi)給(gei)我(wo)們(men)帶(dai)來(lai)一(yi)些(xie)啟(qi)發(fa)。穩(wen)壓(ya)器(qi)、運算放大器和其他IC會規定電源抑製比。電源抑製性能衡量負載對電源變化的靈敏度，可用於這裏的相位噪聲分析。然而
，使用的不是抑製比，而是調製比：電源調製比(PSMR)。傳統PSRR方法對基帶應用中的DAC仍然有用，但與此處無關。下一步是獲得具體數據。

 

測量PSMR要求調製待研究的供電軌。典型設置見圖12。dianyuantiaozhitongguoyigechazaiwenyaqiyufuzaizhijiandeouhedianluhuode，diejiashangyigeyouxinhaofashengqichanshengdezhengxianxinhao。ouhedianludeshuchutongguoyigeshiboqijiankong
，yizhaochushijidianyuantiaozhi。zuizhongdedaodeDAC輸出饋入一個頻譜分析儀。PSMR等於從示波器發現的電源交流分量與載波周圍的調製邊帶電壓之比。

 

圖12.PSMR測量

 

存在多種不同的耦合機製。ADI公司應用工程師Rob Reeder在應用筆記 MS-2210 中解釋了如何利用LC電路來測量ADC的PSMR。其他選項包括電源運算放大器
、變壓器或專用調製電源。這裏使用的方法是變壓器。建議使用高匝數比以降低信號發生器的源阻抗。圖14顯示了典型測量結果。

 

采用1:100匝數比的電流檢測變壓器和函數發生器
，1.2 V時鍾電源用500 kHz信號調製，所得峰峰值電壓為38 mV。DAC時鍾速度為5 GSPS。所得輸出在一個滿量程1 GHz、–35 dBm載波上引起邊帶。將功率轉換為電壓，然後利用調製電源電壓求比值，所得PSMR為–11 dB。

 

圖13.時鍾電源調製

 

圖14.調製邊帶

 

執行單個數據點，可以在多個頻率上進行掃描。但是，AD9164 DAC總共包含8個電源。一種方案是測量所有電源，但我們可以把重點放在最敏感的電源上：AVDD12、AVDD25、VDDC12和VNEG12。某些電源（如SERDES）與本分析無關，故不包括在內。掃描多個頻率和電源
，結果總結於圖15中。

 

圖15.掃描頻率測得的電源PSMR

 

時鍾電源是最為敏感的供電軌，然後是負1.2 V和2.5 V模擬電源，1.2 V模擬電源則不是很敏感。加以適當考慮的話，1.2 V模擬電源可由開關穩壓器供電，但時鍾電源完全相反：它需要由超低噪聲LDO提供以獲得最優性能。

 

PSMR隻能在一定頻率範圍內測量。下限受衰減的磁耦合限製。所選變壓器的截止頻率較低，約為數十kHz。在上限
，去耦電容會降低負載阻抗，導致供電軌越來越難以驅動。隻要功能不受影響，為了測試目的可以移除一些電容。

 

使用PSMR之前，應注意幾點。不同於PSRR，PSMR取決於波形功率或數字倒退（後者就DAC而言）。信號功率越低，則邊帶越低，比例關係為1:1。danshi，huituihuituidaotuiduishejirenyuanwuyi，yinweibiandaixiangduiyuzaiboshihengdingde。dierdianshiyuzaibopinlvdexiangguanxing。zaibosaomiaoxianshi，zaijiaogaopinduanshixingnenghuiyibutongsulvfashengxianxingshuaijian。youyisideshi，gongdianguiyuemingan，xielvyuedou。liru
，shizhongdianyuandexielvwei–6.4 dB/倍頻程，而負模擬電源的斜率為–4.5 dB/倍頻程。采樣速率也會影響PSMR。最後，PSMR僅提供相位噪聲貢獻的上限，因為它並未與同時產生的幅度噪聲區分開來。

 

圖16.電源PSMR與信號頻率的關係

 

考慮到這些不同的噪聲要求，考察不同電源方案有助於理解電源 對相噪的影響。LDO是久經考驗的穩壓器，尤其適合用來實現最佳 噪聲性能。然而，不是任何LDO都行。圖17中的15002C曲線顯示了 AD9162 DAC初始評估板的相位噪聲。DAC輸出設置為3.6 GHz，DAC 時鍾速度為4 GHz，來自Wenzel時鍾源。在1 kHz到100 kHz的相位噪 聲高原上，占主導地位的疑似時鍾電源噪聲： ADP1740 LDO。利用此LDO的頻譜噪聲密度曲線和DAC PSMR測量結果（圖16），也可以計算其貢獻並繪出曲線，如圖17所suo示shi。雖sui然ran因yin為wei外wai推tui而er沒mei有you精jing確que對dui齊qi，但dan計ji算suan得de到dao的de點dian與yu實shi測ce噪zao聲sheng是shi合he理li對dui齊qi的de


，證zheng實shi了le時shi鍾zhong電dian源yuan對dui噪zao聲sheng的de影ying響xiang。在zai電dian源yuan解jie決jue方fang案an的de重zhong新xin設she計ji中zhong，此ciLDO被更低噪聲的 ADP1761取代。在某些偏移處噪聲降低多達10 dB，接近時鍾的貢獻(15002D)。

 

圖17.AD9162評估板噪聲

 

噪聲不僅會因為穩壓電源的器不同而大不相同
，而且可能受到輸出電容、輸出電壓和負載影響。應當仔細考慮這些因素，尤其是對於敏感的供電軌。另一方麵

，根據整體係統要求，LDO不一定需要。

 

通過適當的LC濾波，開關穩壓器可提供電源，從而簡化電源解決方案。同LDO一樣，從穩壓器NSD開始，並相應地展開設計。但由於采用LClvboqi，suoyiyingzhuyichuanlianxiezhen。bujinshunbianhuibiandenanyijiayu
，erqiexiezhenpinlvfujinkenengchuxiandianyazengyi，tigaogongdianguizaoshenghexiangweizaosheng。xiezhenketongguoduidianlujiangdiQ值——給電路增加損耗性元件，加以控製。下圖顯示了來自另一個設計的例子，其采用AD9162 DAC。

 

在該設計中，時鍾電源也是由ADP1740 LDO提供高，但其後接一個LC濾波器。原理圖顯示了所考慮的濾波器，RL模型表示電感，RC模型表示主濾波電容(C1+R1)。濾波器響應如圖20所示，特征諧振用紅線表示。正如所料，此濾波器的跡象特征出現在相位噪聲響應中，即圖21中的藍色曲線。由於濾波作用
，100 kHz附近的噪聲趨穩，隨後急劇下降。幸運的是，LClvboqifenghuabugouyanzhong，weiyinqimingxiandejianfeng，danlvboqirengkegaishan。zhelicaiyongdefanganshizaizengjiayigejiaodadianrongheyigeshidangdechuanliandianzu，yonglaixiaohaonengliang。tuzhongsuoshidechuanliandianluyou22 μ‎F電容和100 mΩ電阻組成
，它使響應平穩很多（藍色曲線）。最終結果是此頻率偏移附近的相位噪聲得到改善，參見圖21中的黃色曲線。

 

圖18.LC濾波器和去Q網絡

 

圖19.LC濾波器響應

 

圖20.相位噪聲響應

 

最後需要分析的噪聲源是器件本身的相位噪聲。AD9164 DAC係列器件的相位噪聲非常低，難以量化。消除所有預期噪聲源後，殘餘噪聲來自DAC，如圖22所示。圖中也顯示了仿真的相位噪聲曲線
，其與測量結果相當吻合。在某些區域，時鍾相位噪聲仍占主導地位。

 

圖21.AD9162相位噪聲

 

結語

 

麵對上文討論的所有噪聲源
，設計人員可能會茫然不知所措。一種簡單的做法是采取某種"推薦解決方案"；但對任何具體設計要求而言
，這都是次優做法。與RF信號鏈和精密誤差預算類似，設計過程中可以使用相位噪聲預算。利用時鍾源相位噪聲
、各供電軌的PSMR結果、LDO噪聲特性和DAC設置，可以計算並優化各噪聲源的噪聲貢獻。圖22顯示了一個預算示例。正確考慮所有噪聲源
，便可分析和管理相位噪聲，並確保信號鏈設計一次成功。

 

圖22.相位噪聲預算示例

 

參考電路

 

Brannon，Brad。應用筆記AN-756，采樣係統以及時鍾相位噪聲和抖動的影響。ADI公司，2004。

 

Reeder, Rob。 "高速ADC的電源設計." ADI公司
，2012年2月。

 

推薦閱讀：