為了減小米勒效應的影響，目前提出了一些原理方法。這些原理雖然經過了測試並公布於世，卻不夠完美，原因就在於
，cgs沒有一個可靠的放電路徑。對這個設計進行改造，就有了這個可行的級聯PFC原理布局。這裏我們所使用的數值和組件模型隻是用於說明這個原理，在實際應用中可以根據需要加以修改。

共源共柵PFC設計是圍繞的MOSFET M1，M2和M3(圖1)展開的。先前提出的那些原理中都沒有M3，而是將它其用作M2的Cgs放電開關。如果驅動合適，這個MOSFET可以顯著改善PFC。


M3應該和M1同相進行控製，在這裏我們可以用一個價格較低的適中低電壓RDS晶體管。電壓源V3代表用於抵消M2的12V直流柵極
，它應該繞過一個10微法的陶瓷電容。如果諸如LTC1693-1或類似的雙通道MOSFET驅動器驅動，M1和M3工作最好。

為M1和M3(圖2)創造合適的柵極驅動信號非常重要。為了避免在電壓源V3和關閉的M3及M1之間出現直通電流，晶體管M3應該比M1早關晚開。

圖2：M1（藍色）和M3（綠色）之間的柵極驅動波形顯示要保證電路可靠運行，需要確保時間準確（水平方向表示時間
，垂直表示柵極驅動電壓）

兩條延遲線路的取決於所使用的MOSFET
，它們為M1和M3創造出控製電壓。這些延遲線建立在相似的低通濾波器上
，包括電阻器R5、R6，電容器C1
、C2，二極管D2
，以及和它們相對應的R8，R9，C5，C6和D1。

集成電路U2是一個PFC芯片可行的例子。供應線路被動力源V1代替，二極管D4到D7之間形成一個線整流器。任何功率足夠的二極管都可以用在這裏。

集成電路U2創造了一個脈衝寬度調節電阻R17之間的控製信號，這個信號分別進入兩條延遲線。通過延遲線後，由於兩條通道延遲線使它分別經曆了前緣和後緣的延遲。這就是MOSFET M1和M3之間產生柵極驅動電壓的過程（圖2）。

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