M多數SAR ADC 都提供獨立的數字I/O 電源輸入（VIO 或VDRIVE），後者決定接口的工作電壓和邏輯兼容性。此引腳應與主機接口（MCU、DSP 或FPGA）電源具有相同的電壓。數字輸入一般應在DGND − 0.3 V 與VIO + 0.3 V 之間，以避免違反絕對最大額定值。須在VIO 引腳與DGND 之間連接走線短的去耦電容。

 

采用多個電源的ADC 可能擁有明確的上電序列。應用筆記 AN-932《電源時序控製》為這些ADC 電源的設計提供了良好的參考。為了避免正向偏置ESD 二極管
，避免數字內核加電時處於未知狀態，要在接口電路前打開I/O 電源。模擬電源通常在I/O電源之前加電
，但並非所有ADC 均是如此。請參閱並遵循數據手冊中的內容

，確保序列正確。

 

啟動期間的數字I/O 狀態
 

為了確保初始化正確無誤
，有些SAR ADC 要求處於某些邏輯狀態或序列
，以實現複位、待機或關斷等數字功能。在所有電源都穩定之後，應施加指定脈衝或組合，以確保ADC 啟動時的狀態符合預期。例如，一個高脈衝在RESET 上持續至少50 ns，這是配置 AD7606 以使其在上電後能正常運行所必須具備的條件。

 

在所有電源均完全建立之前
，不得切換數字引腳。對於SAR ADC
，轉換開始引腳CNVST 可能對噪聲敏感。在圖1 所示示例中，當AVCC
、DVCC 和VDRIVE 仍在上升時，主機cPLD 拉高CNVST。這可能使 AD7367 進入未知狀態，因此，在電源完全建立之前，主機應使 CNVST 保持低電平。

 

圖1. 在電源上升時拉高 CNVST 可能導致未知狀態。

 

數字接口時序
 

轉換完成之後，主機可以通過串行或並行接口讀取數據。為了正確讀取數據，須遵循特定的時序策略，比如
，SPI 總線需要采用哪種模式等。不得違反數字接口時序規範，尤其是ADC 和主機的建立和保持時間。最大比特率取決於整個循環，而不僅僅是最小額定時鍾周期。圖2 和下列等式展示了如何計算建立和保持時間裕量。主機把時鍾發送至ADC 並讀取ADC 輸出的數據。

 

圖2. 建立和保持時序裕量

 

tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN

 

tCYCLE : 時鍾周期 = 1/fCLOCK

 

tJITTER: 時鍾抖動

 

tSETUP: 主機建立時間

 

tHOLD: 主機保持時間

 

tPROP_DATA: 從ADC 到主機的傳輸線路的數據傳播延遲

 

tPROP_CLK: 從主機到ADC 的傳輸線路的數據傳播延遲

 

tDRV: 時鍾上升/下降沿後的數據輸出有效時間

 

tMARGIN: Margin time, ≥ 裕量時間大於等於0 表示達到建立時間或保持時間要 求
，小於0 表示未達到建立時間或保持時間要求。

主機建立時間裕量

 

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

建立時間等式以最大係統延遲項定義最小時鍾周期時間或最大頻率。要達到時序規格，必須大於等於0。提高周期（降低時鍾頻率）以解決係統延遲過大問題。對於緩衝器、電平轉換器、隔離器或總線上的其他額外元件
，把額外延遲加入tPROP_CLK 和tPROP_DATA。

 

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

保持時間等式規定了最小係統延遲要求
，以避免因違反保持時間要求而出現邏輯錯誤。要達到時序規格，必須大於等於0。

 

ADI 公司帶SPI 接口的許多SAR ADC 都是從 CS 或CNV 的下降沿為MSB 提供時鍾信號，剩餘的數據位則跟隨SCLK 的下降沿，如圖3 所示。在讀取MSB 數據時，要使用等式中的tEN 而非tDRV。

 

圖3. AD7980 3 線 CS 模式下的SPI 時序。

 

因此，除了最大時鍾速率以外
，數字接口的最大工作速率也取決於建立時間、保持時間、數據輸出有效時間、傳播延遲和時鍾抖動。

 

在圖4 中，DSP 主機訪問 AD7980 處於3 線 CS 模式下
，其中


，VIO = 3.3 V。DSP 鎖存SCLK 下降沿上的SDO 信號。DSP 的額定最小建立時間為5 ns，最小保持時間為2 ns。對於典型的FR-4PCB 板，傳播延遲約為180 ps/in。緩衝器的傳播延遲為5 ns。CNV、SCLK 和SDO 的總傳播延遲為

 

tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.

 

tJITTER = 1 ns. 主機SCLK 的工作頻率為30 MHz
，因此

， tCYCLE = 33 ns.

 

tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

 

tHOLD_MARGIN =11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

建立時間和保持時間裕量均為正
，因此，SPI SCLK 可以在30 MHz 下工作。

 

圖4. DSP 和AD7980 之間的數字接口

 

數字信號質量
 

數字信號完整性（包括時序和信號質量）確保：在額定電壓下接收信號；不相互幹擾
；不損壞其他器件；不汙染電磁頻譜。信號質量由多個項定義，如圖5 所示。本部分將介紹過衝
、振鈴、反射和串擾。

 

圖5. 常用信號質量規格

 

反(fan)射(she)是(shi)阻(zu)抗(kang)不(bu)匹(pi)配(pei)導(dao)致(zhi)的(de)結(jie)果(guo)。當(dang)信(xin)號(hao)沿(yan)著(zhe)走(zou)線(xian)傳(chuan)播(bo)時(shi)，每(mei)個(ge)接(jie)口(kou)處(chu)的(de)瞬(shun)時(shi)阻(zu)抗(kang)都(dou)不(bu)相(xiang)同(tong)。部(bu)分(fen)信(xin)號(hao)會(hui)反(fan)射(she)回(hui)去(qu)，部(bu)分(fen)信(xin)號(hao)會(hui)繼(ji)續(xu)沿(yan)著(zhe)線(xian)路(lu)傳(chuan)播(bo)。反(fan)射(she)可(ke)能(neng)在(zai)接(jie)收(shou)器(qi)端(duan)產(chan)生(sheng)過(guo)衝(chong)、欠衝
、振鈴和非單調性時鍾邊沿

 

過衝和欠衝可能損壞輸入保護電路，或者縮短IC 的使用壽命。圖6 所示為 AD7606 的絕對最大額定值。數字輸入電壓應在–0.3 V 和VDRIVE + 0.3 V 之間。另外，如果振鈴高於最大VIL 或小於最小VIH 可能導致邏輯誤差。

 

圖6. AD7606 的絕對最大額定值

 

 

盡量縮短走線的長度

控製走線的特性阻抗

消除分支

使用適當的端接方案

用環路麵積小的固體金屬作為返回電流參考平麵

使用較低的驅動電流和壓擺率

針對走線特性阻抗的計算，目前有許多軟件工具或網站，比如Polar Instruments Si9000 PCB chuanshuxianluchangqiujieqi。jiezhuzhexiegongju
，texingzukangjisuanqilaifeichangjiandan，zhixuxuanzechuanshuxianluxinghaobingshezhixiangyingdecanshujike，birudianjiezhileixinghehouduyijizouxiankuandu
、厚度和隔 離。

 

作為一種新興標準，IBIS 用於描述IC 數字I/O 的模擬行為。ADI提供針對SAR ADC 的IBIS 模型。預布局仿真可檢測時鍾分布、芯片封裝類型、電路板堆疊
、網絡拓撲結構和端接策略。也可檢測串行接口時序限製以便為定位和布局提供指導。後仿真可驗證 設計是否符合所有指導方針和限製的要求，同時檢測是否存在反射、振鈴、串擾等違反要求的情況。

 

在圖7 中
，一個驅動器通過一條12 英寸的微帶線路連接SCLK1
，另一個驅動器通過一個與微帶串聯的43 Ω 電阻連接SCLK2。

 

圖7. 驅動AD7606 SCLK

 

在圖8 中
，SCLK1 上的大過衝違反了–0.3 V 至+3.6 V 的絕對最大額定值。串聯電阻可減小SCLK2 上的壓擺率，使信號處於額定值之內。

 

圖8. AD7606 IBIS 過衝模型仿真

 

串擾是能量通過互電容（電場）或互感（磁場）在並行傳輸線路間耦合的情況。串擾量取決於信號的上升時間、並行線路的長度以及它們之間的間距。

 

 

增加線路間距

減小並行布線

使走線靠近參考金屬平麵

使用適當的端接方案

減小信號壓擺率

數字活動導致的性能下降

數字活動可能導致SAR ADC 性能下降，使SNR 因數字地或電源噪聲、采樣時鍾抖動和數字信號幹擾而減小。

 

孔徑或采樣時鍾抖動設定SNR 限值，尤其是對高頻輸入信號。係統抖動有兩個來源：來自片內采樣保持電路的孔徑抖動（內部抖動），以及采樣時鍾上的抖動（外部抖動）。孔徑抖動為轉換間的 采樣時間變化，為ADC 的函數。采樣時鍾抖動通常為主要誤差源
，但兩個源都會導致模擬輸入采樣時間變化，如圖9所示。它們的影響難以區分。

 

總抖動會產生誤差電壓，ADC 總SNR 的限製因素為

 

 

其中，f 為模擬輸入頻率，tJ 為總時鍾抖動。

例如，當模擬輸入為10 kHz
，總抖動為1 ns 時
，SNR 限值為84 dB。

 

圖9. 采樣時鍾抖動導致的誤差電

 

數字輸出開關導致的電源噪聲應與敏感的模擬電源相隔離。分別去耦模擬和數字電源
，密切注意地回流路徑。

 

高精度SAR ADC 可(ke)能(neng)對(dui)數(shu)字(zi)接(jie)口(kou)上(shang)的(de)活(huo)動(dong)很(hen)敏(min)感(gan)

，即(ji)使(shi)電(dian)源(yuan)適(shi)當(dang)去(qu)耦(ou)和(he)隔(ge)離(li)時(shi)。突(tu)發(fa)時(shi)鍾(zhong)往(wang)往(wang)優(you)於(yu)連(lian)續(xu)時(shi)鍾(zhong)。數(shu)據(ju)手(shou)冊(ce)通(tong)常(chang)會(hui)列(lie)出(chu)接(jie)口(kou)不(bu)應(ying)活(huo)動(dong)的(de)安(an)靜(jing)時(shi)間(jian)。在(zai)較(jiao)高(gao)吞(tun)吐(tu)速(su)率(lv)條(tiao)件(jian)下(xia)
，可(ke)能(neng)難(nan)以(yi)減(jian)少(shao)這(zhe)些(xie)時(shi)間(jian)內(nei)的(de)數(shu)字(zi)活(huo)動(dong)，通(tong)常(chang)為(wei)采(cai)樣(yang)時(shi)刻(ke)及(ji)出(chu)現(xian)關(guan)鍵(jian)位(wei)判(pan)斷(duan)點(dian)時(shi)。

 

結論
 

密切注意數字活動
，確保SAR ADC 轉換有效。數字活動導致的誤差可能使SAR ADC 進入未知狀態，導致故障
，或者降低性能。希望本文能幫助設計師排查根本原因，同時還能提供解決方案。