中心議題：

• 多模式開關電源控製器供電係統電路設計
• 多模式開關電源控製器供電係統版圖設計及測試結果

針zhen對dui降jiang低di多duo模mo式shi開kai關guan電dian源yuan控kong製zhi芯xin片pian在zai輕qing載zai與yu待dai機ji工gong作zuo模mo式shi下xia功gong耗hao，提ti高gao其qi全quan負fu載zai條tiao件jian下xia工gong作zuo效xiao率lv的de需xu要yao，本ben文wen提ti出chu一yi種zhong開kai關guan電dian源yuan控kong製zhi芯xin片pian供gong電dian係xi統tong的de設she計ji方fang案an，實shi現xian了le其qi在zai啟qi動dong
、關斷、重載
、輕載以及待機等各種工作情況下的高效率低功耗工作。該供電係統主要包括欠壓鎖定電路、數字模塊電源單元和兩種不同的模擬模塊電源單元
，以及狀態檢測模塊和模式控製邏輯單元，能夠實現電源的上電
、掉(diao)電(dian)控(kong)製(zhi)
，同(tong)時(shi)能(neng)夠(gou)根(gen)據(ju)電(dian)源(yuan)的(de)負(fu)載(zai)條(tiao)件(jian)控(kong)製(zhi)各(ge)模(mo)塊(kuai)的(de)開(kai)通(tong)關(guan)斷(duan)以(yi)實(shi)現(xian)低(di)功(gong)耗(hao)工(gong)作(zuo)。該(gai)係(xi)統(tong)已(yi)應(ying)用(yong)於(yu)綠(lv)色(se)多(duo)模(mo)式(shi)反(fan)激(ji)式(shi)開(kai)關(guan)控(kong)製(zhi)器(qi)的(de)設(she)計(ji)中(zhong)，取(qu)得(de)了(le)提(ti)高(gao)電(dian)源(yuan)效(xiao)率(lv)
、降低待機功耗的作用。芯片采用1.5 um BiCMOS工藝設計製成。測試表明
，所設計電源的各項指標均已達到設計要求。

引 言

開關電源的效率與功耗已成為設計師關注的焦點，而多模式控製已經成為電源控製芯片中高效率低功耗設計的主流趨勢。

所(suo)謂(wei)多(duo)模(mo)式(shi)控(kong)製(zhi)就(jiu)是(shi)在(zai)開(kai)關(guan)電(dian)源(yuan)的(de)工(gong)作(zuo)中(zhong)根(gen)據(ju)負(fu)載(zai)情(qing)況(kuang)的(de)不(bu)同(tong)采(cai)用(yong)不(bu)同(tong)的(de)控(kong)製(zhi)策(ce)略(lve)
，以(yi)降(jiang)低(di)其(qi)功(gong)耗(hao)，提(ti)高(gao)效(xiao)率(lv)。它(ta)是(shi)針(zhen)對(dui)常(chang)用(yong)開(kai)關(guan)電(dian)源(yuan)在(zai)輕(qing)載(zai)和(he)待(dai)機(ji)條(tiao)件(jian)下(xia)效(xiao)率(lv)低(di)的(de)特(te)點(dian)提(ti)出(chu)的(de)
，其(qi)設(she)計(ji)思(si)想(xiang)可(ke)描(miao)述(shu)為(wei)：在重載下采用PWM 模式，以發揮其重載下效率高的優點
；在輕載下采取PFM 模式，通過降低開關頻率來降低功耗；而在極輕載條件下（待機模式下）則采取BURST模式來降低功耗。

muqian

，youyunengyuanjinque，guojiguoneijunduijiangdiyongdianshebeideqingzaihedaijigonghaogeiyulejidazhuyi。yingzhichudeshi，chuantongdeduomoshikongzhicelvesuirangaishanlekaiguandianyuandeqingzaiyudaijixiaolv，danweiduikongzhixinpianbenshendejingtaigonghaoyuyizugoudezhongshi，kaolvdaojiadian、辦公設備等設備數量巨大
，倘能將控製芯片的靜態電流由毫安級降低一至兩個數量級

，其節電效能就十分可觀。

文(wen)中(zhong)給(gei)出(chu)一(yi)種(zhong)低(di)功(gong)耗(hao)開(kai)關(guan)電(dian)源(yuan)控(kong)製(zhi)芯(xin)片(pian)供(gong)電(dian)係(xi)統(tong)的(de)設(she)計(ji)並(bing)予(yu)以(yi)實(shi)現(xian)
，其(qi)特(te)點(dian)是(shi)可(ke)以(yi)降(jiang)低(di)控(kong)製(zhi)芯(xin)片(pian)在(zai)輕(qing)載(zai)與(yu)待(dai)機(ji)模(mo)式(shi)下(xia)的(de)功(gong)耗(hao)。針(zhen)對(dui)當(dang)前(qian)應(ying)用(yong)廣(guang)泛(fan)的(de)係(xi)統(tong)芯(xin)片(pian)的(de)需(xu)要(yao)
，分(fen)別(bie)設(she)置(zhi)了(le)一(yi)個(ge)數(shu)字(zi)模(mo)塊(kuai)供(gong)電(dian)單(dan)元(yuan)和(he)兩(liang)個(ge)模(mo)擬(ni)模(mo)塊(kuai)供(gong)電(dian)單(dan)元(yuan)，其(qi)中(zhong)一(yi)個(ge)模(mo)擬(ni)模(mo)塊(kuai)供(gong)電(dian)單(dan)元(yuan)專(zhuan)門(men)用(yong)於(yu)在(zai)重(zhong)載(zai)條(tiao)件(jian)下(xia)為(wei)控(kong)製(zhi)模(mo)塊(kuai)供(gong)電(dian)，而(er)在(zai)輕(qing)載(zai)和(he)待(dai)機(ji)模(mo)式(shi)下(xia)則(ze)被(bei)關(guan)斷(duan)，以(yi)降(jiang)低(di)芯(xin)片(pian)的(de)靜(jing)態(tai)功(gong)耗(hao)。

1 係統與電路設計

1.1 係統構成
整個係統的構成如圖1所示。係統中包括一個欠壓鎖定電路（UVLO,Under voltage lockout），用於保證電路在合適的電壓範圍內正常工作；一個帶隙基準電壓源和一個專為數字模塊供電的電壓源（記為VDD_D）

，分別為芯片提供基準偏置和數字部分的電源。具體構成時此兩模塊包含在UVLO模塊內。兩個電壓調整器（REGULATOR）分別產生一個5 V和一個4.3 V 的穩定電壓，其中5 V穩定電壓源輸出記為REG,用於在重載時為控製器供電（輕載時關斷）
；4.3 V 穩定電壓源輸出記為VDD_AD,用於輕載時的供電。當然
，必要時還可以利用帶隙基準產生更多不同的電壓以滿足複雜控製模式的需要。

圖1電源係統框圖

此外，本設計中還設置了一個REF-OK模塊來判斷上電後電源係統是否已進入正常工作狀態。
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1.2 欠壓鎖定電路的設計
欠壓鎖定電路又稱UVLO,見圖2.圖中 VDD為芯片外部供電電源
，設計值為12 V.欠壓鎖定電路的窗口設置為7~9.5 V,即上電後電壓上升到大於9.5V 時芯片開始正常工作，而當供電電壓小於7 V時(shi)芯(xin)片(pian)停(ting)止(zhi)工(gong)作(zuo)。考(kao)慮(lv)到(dao)欠(qian)壓(ya)鎖(suo)定(ding)電(dian)路(lu)在(zai)電(dian)源(yuan)控(kong)製(zhi)芯(xin)片(pian)中(zhong)的(de)重(zhong)要(yao)性(xing)
，設(she)計(ji)給(gei)出(chu)了(le)兩(liang)種(zhong)實(shi)現(xian)方(fang)案(an)，並(bing)對(dui)兩(liang)種(zhong)控(kong)製(zhi)策(ce)略(lve)的(de)性(xing)能(neng)進(jin)行(xing)了(le)分(fen)析(xi)與(yu)比(bi)較(jiao)。

圖2 兩個比較器實現的欠壓鎖定電路

圖2給出第一種欠壓鎖定電路的原理圖

，稱為U-VLO1,這是用兩個比較器實現的欠壓鎖定電路。VDD是外部供電電壓源
，K1、K2 是小於1的常數
，且K1>K2,VREF為1.25 V帶隙基準電壓
，LATCH是由兩個反相器組成的鎖存器。圖中標的UVLO_out代表欠壓鎖定信號
，狀態設置是UVLO_out=0時有效。

電路的工作原理可簡述如下：12 V供電電壓可在VDD比較低時建立一個PTAT （ProportiONal toabsolute temperature）電流源
，然後利用其建立起帶隙基準電壓源；當VDD由0上升時，帶隙基準電壓r首先建立，此時兩個比較器的輸出為低電位，P1導通
，輸出為高電位；當K1VDD大於 r時，COMP1輸出跳變，N1管導通
，鎖存器鎖存上一個信號
，UVLO為高電位（注意其為低電位有效）；當K2VDD大於VREF 時，N2導通
，則UVLO-out為低電位

，使能其他模塊；隨著VDD減小
，K2VDD首先小於VREF,N2關斷，則鎖存器鎖存信號，UVLO-out保持
；當 VDD減小到K1 VDD小於VREF時COMP1跳變，P1導通，N1關斷，則輸出UVLO-out為高電位，關斷整個控製芯片。

表1 UVLO 的狀態對應表

另一個方案是利用一個比較器實現的UVLO電路
，稱UVLO2.該電路的特點是通過外部遲滯實現了欠壓鎖定功能，可應用於高壓和低壓場合，如圖3.電路的工作原理如下：當VDD由0上升到一個比較小的值時
，帶隙基準電壓VREF首先建立，當VDD上升到：

時，比較器開始跳變，N1關斷
，UVLO-out為0,使能整個控製芯片。當外部電源電壓開始減小到：

時，比較器跳轉，N1開通，UVLO-out開始變l.通過合理設置R1
、R2、R3值就可以使VDD1=9.5 V,VDD2=7V,即VDD上升到9.5 V時UVLO輸出為零，芯片正常工作； VDD下降到7 V 時芯片停止工作。

圖3 用外部遲滯實現的欠壓鎖定電路

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兩種方案的工作特性對比結果如表2所列。需要指出的是，若直接用門電路實現施密特觸發

，由於"的工藝離散性，將使觸發電壓難以準確控製。

表2 兩種欠壓鎖定電路比較

經比較可知，UVL02結構較為簡單，麵積小
，啟動電流小，有利於降低功耗。因此，本設計最終采用了UVL02方案。此外，為最大限度減小功耗
，設計中將帶隙基準電壓、數字電源和欠壓鎖定電路集成在一起。具體電路圖見圖4。

圖4 欠壓鎖定和數字電源的具體電路圖

圖中利用帶隙基準電壓加上四個二極管連接的三極管產生一個大於4 V 的電壓

，然後經過M0S管產生一個大約2.65 V左(zuo)右(you)的(de)電(dian)壓(ya)。這(zhe)個(ge)電(dian)壓(ya)在(zai)基(ji)準(zhun)電(dian)壓(ya)建(jian)立(li)後(hou)就(jiu)產(chan)生(sheng)了(le)
，主(zhu)要(yao)用(yong)於(yu)為(wei)欠(qian)壓(ya)鎖(suo)定(ding)電(dian)路(lu)的(de)數(shu)字(zi)部(bu)分(fen)供(gong)電(dian)
，並(bing)且(qie)擔(dan)任(ren)了(le)為(wei)整(zheng)個(ge)係(xi)統(tong)的(de)數(shu)字(zi)電(dian)路(lu)供(gong)電(dian)的(de)任(ren)務(wu)。
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1.3  5 V基準電壓源（REG）
圖5為5 V穩定電壓源（REG）的電路原理。其中P1、P2、P3
、P4組成共源共柵結構，可以提高電流鏡的鏡像精度，同時提高電源抑製比。Q3、Q4

、R 1、R2組成一個帶隙基準電壓，這樣可以減小額外的電流支路

，降低功耗。Q1、Q2組成達林頓結構，增加輸出能力。P5

、P6增加匹配，減小溝道長度調製效應。Q1
、Q2、R3、R4、R5、R6
、Q4、P5、P6組成一個負反饋環路
，將REG電壓穩定在5 V。圖中C具有兩種作用：1
、記憶直流工作點；2、補償環路電容。

穩壓機理如下：當負載增加時，REG電壓下降，則Q4基極下降，集電極升高，經過P5
、P6,使得Q1、Q2基極升高，REG 電壓升高；反之亦然。

REG電壓是片上多數模塊的供電電壓
，驅動能力設計為4mA。

圖5  5 V 穩定電壓源

1.4  4.3 V穩定電壓源
4.3 V 的穩定電壓源（VDD-AD）用來在輕載時為係統供電，始終保持工作，在BURST模式下由它為模擬模塊供電。

圖6  4.3 V 的穩定電壓源

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是帶隙基準電壓，通過一個運放、一個達林頓結構的晶體管和一個電阻分壓網絡組成負反饋環路來產生4.3 V 的穩定電壓。其穩壓機理如下：當負載增大時
，VDD-AD電壓下降，此時A點電壓下降

，使運放的輸出上升，則Q1、Q2基極升高
，REG電壓重新升高，獲得穩定；反之亦然。

VDD-AD是檢測模塊的供電電壓，設計驅動能力為2 mA.芯片負載減小時
，關斷REG,減小了芯片的靜態功耗，這樣既能保證芯片的驅動能力，又同時降低了芯片的靜態功耗。

圖7 REF-OK 電路的設計

1.5 REF_OK模塊
REF_0K模塊用以標誌電源係統是否建立好，以控製決定供電單元是否正常開始工作。其中兩個比較參考電平REFOK1、REF0K2的關係始終保持為REFOK1<REF0K2.電路的工作原理如表3,形成的滯回窗口不僅保證了REG的精度，而且提高了整個供電單元的抗幹擾性能。

表3 REF_OK 的基本功能表

1.6 模式控製邏輯
模式控製邏輯用以保證在進行模式選擇時
，電源係統正常工作。當FB電壓底於0.5 V時，該控製邏輯通過內部電流滯回比較器自動選擇進入待機模式。RUN信號（其為高電位有效）用來關斷綠色多模式反激變換器中的其它控製模塊，以實現低待機功耗。

圖8 模式控製邏輯

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2.版圖設計及測試結果

2.1 版圖設計
圖9給出了製得的多模式開關電源控製芯片的顯微照片，其中用線框標出的部分就是所設計的供電模塊，包括：欠壓鎖定電路

，數字電源，模擬電壓源（5 V穩定電壓源，4.3 V穩定電壓源）
，REF_OK等子模塊。兩個模擬電壓源因功率較大
，可視為熱源，將其統一放置在版圖的左邊
，而PTAT、帶隙基準等敏感模塊則盡量遠離熱源
，放置在版圖的右邊，欠壓鎖定電路也放置在版圖的右上角。

圖9 芯片的顯微照片

2.2 Regulator的測試
5 V 電壓的PSR測試波形如圖10所示。由此圖可見，其PSR可以達到-60 dB.該供電模塊在工作頻率為40~130 kHz的綠色多模式反激式控製器中的應用表明，它對來自電源的幹擾具有較好的抑製能力。

圖10  5 V電源的PSR

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2.3 供電係統的測試
UVLO的啟動電流測量值僅為17.8 A,實現了係統的低啟動電流。係統上電和掉電的測試結果如圖11和圖12所示。可見係統在VDD的設置門限內工作良好，REF-OK可以正確指示各個供電模塊正常工作。掉電過程正好相反。

圖11 供電模塊的上電和掉電過程(1)

圖12 供電模塊的上電和掉電過程(2)

2.4 模式控製和效率測試
係統的多模式控製測試結果見圖13。中載或重載下係統采用PWM 模式工作，許多單元的供電電源為REG=5 V.極輕載條件下則關斷5 V的供電電源，減小係統的待機功耗，同時也有利於減小EMI和噪聲。其過程如下：當FB電壓低於一個閾值時
，待機模式選擇，則SHUTDOWN信號變高
，關斷5 V 電壓源REG模塊，同時VDD-AD繼續給芯片供電，保證在輕載時芯片的檢測能夠連續實現。

圖13 供電單元多模式下的節能過程

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圖14給出了集成了該低功耗電源係統的綠色多模式反激式控製器的效率圖（工作頻率為40~130kHz），並與傳統的反激變換器效率進行了比較。由圖可知，采用多模式反激式控製降低了芯片的輕載功耗，提高了效率。

圖14 反激變換器效率比較

3 結 論

本(ben)文(wen)提(ti)出(chu)了(le)一(yi)種(zhong)開(kai)關(guan)電(dian)源(yuan)控(kong)製(zhi)芯(xin)片(pian)供(gong)電(dian)係(xi)統(tong)的(de)設(she)計(ji)方(fang)案(an)，可(ke)在(zai)不(bu)同(tong)負(fu)載(zai)條(tiao)件(jian)下(xia)為(wei)芯(xin)片(pian)提(ti)供(gong)合(he)適(shi)的(de)供(gong)電(dian)方(fang)案(an)，保(bao)證(zheng)其(qi)高(gao)效(xiao)低(di)功(gong)耗(hao)工(gong)作(zuo)。設(she)置(zhi)的(de)UVLO模塊保證了芯片在電源波動過程中的正常工作。芯片測試的結果很好地驗證了設計思想。