從大學時代第一次接觸FPGA至今已有10多年的時間
，至今記得當初第一次在EDA實驗平台上完成數字秒表、搶答器、密碼鎖等實驗時那個興奮勁。當時由於沒有接觸到HDL硬件描述語言，設計都是在MAX+plus II原理圖環境下用74係列邏輯器件搭建起來的。後來讀研究生，工作陸陸續續也用過Quartus II
、Foundation
、ISE、Libero
，並且學習了verilogHDL語言
，學習的過程中也慢慢體會到verilog的妙用，原來一小段語言就能完成複雜的原理圖設計，而且語言的移植性可操作性比原理圖設計強很多。


當然
，任何編程語言的學習都不是一朝一夕的事，經驗技巧的積累都是在點滴中完成，FPGA設計也無例外。下麵就以我的切身體會

，談談FPGA設計的經驗技巧。

我們先談一下FPGA基本知識：

FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLDdengkebianchengqijiandejichushangjinyibufazhandechanwu。tashizuoweizhuanyongjichengdianlulingyuzhongdeyizhongbandingzhidianluerchuxiande，jijiejueledingzhidianludebuzu，youkefuleyuanyoukebianchengqijianmendianlushuyouxiandequedian。

1、硬件設計基本原則

（1）速度與麵積平衡和互換原則：一(yi)個(ge)設(she)計(ji)如(ru)果(guo)時(shi)序(xu)餘(yu)量(liang)較(jiao)大(da)，所(suo)能(neng)跑(pao)的(de)頻(pin)率(lv)遠(yuan)高(gao)於(yu)設(she)計(ji)要(yao)求(qiu)，能(neng)可(ke)以(yi)通(tong)過(guo)模(mo)塊(kuai)複(fu)用(yong)來(lai)減(jian)少(shao)整(zheng)個(ge)設(she)計(ji)消(xiao)耗(hao)的(de)芯(xin)片(pian)麵(mian)積(ji)
，這(zhe)就(jiu)是(shi)用(yong)速(su)度(du)優(you)勢(shi)換(huan)麵(mian)積(ji)的(de)節(jie)約(yue)；反(fan)之(zhi)，如(ru)果(guo)一(yi)個(ge)設(she)計(ji)的(de)時(shi)序(xu)要(yao)求(qiu)很(hen)高(gao)
，普(pu)通(tong)方(fang)法(fa)達(da)不(bu)到(dao)設(she)計(ji)頻(pin)率(lv)
，那(na)麼(me)可(ke)以(yi)通(tong)過(guo)數(shu)據(ju)流(liu)串(chuan)並(bing)轉(zhuan)換(huan)，並(bing)行(xing)複(fu)製(zhi)多(duo)個(ge)操(cao)作(zuo)模(mo)塊(kuai)，對(dui)整(zheng)個(ge)設(she)計(ji)采(cai)用(yong)“乒乓操作”和“串並轉換”的思想進行處理，在芯片輸出模塊處再對數據進行“並串轉換”。從而實現了用麵積複製換取速度的提高。

（2）硬件原則：理解HDL本質

（3）係統原則：整體把握

（4）同步設計原則：設計時序穩定的基本原則

2、Verilog作為一種HDL語言，對係統行為的建模方式是分層次的。比較重要的層次有係統級、算法級

、寄存器傳輸級
、邏輯級、門級、電路開關級。

3、實際工作中，除了描述仿真測試激勵時使用for循環語句外，極少在RTL級編碼中使用for循環，這是因為for循(xun)環(huan)會(hui)被(bei)綜(zong)合(he)器(qi)展(zhan)開(kai)為(wei)所(suo)有(you)變(bian)量(liang)情(qing)況(kuang)的(de)執(zhi)行(xing)語(yu)句(ju)，每(mei)個(ge)變(bian)量(liang)獨(du)立(li)占(zhan)用(yong)寄(ji)存(cun)器(qi)資(zi)源(yuan)，不(bu)能(neng)有(you)效(xiao)的(de)複(fu)用(yong)硬(ying)件(jian)邏(luo)輯(ji)資(zi)源(yuan)，造(zao)成(cheng)巨(ju)大(da)的(de)浪(lang)費(fei)。一(yi)般(ban)常(chang)用(yong)case語句代替。

4、if…else…和case在嵌套描述時是有很大區別的，if…else…是有優先級的，一般來說，第一個if的優先級最高，最後一個else的優先級最低。而case語句是平行語句，它是沒有優先級的，而建立優先級結構需要耗費大量的邏輯資源
，所以能用case的地方就不要用if…else…語句。

補充：1.也可以用if…; if…; if…;描述不帶優先級的“平行”語句。

5
、FPGA一般觸發器資源比較豐富，而CPLD組合邏輯資源更豐富。

6
、FPGA和CPLD的組成：

FPGA基本有可編程I/O單元
、基本可編程邏輯單元、嵌入式塊RAM
、豐富的布線資源、底層嵌入功能單元和內嵌專用硬核等6部分組成。

CPLD的結構相對比較簡單
，主要由可編程I/O單元
、基本邏輯單元、布線池和其他輔助功能模塊組成。

7、Block RAM：

3種塊RAM結構，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM（64Kbit）。

M512 RAM：適合做一些小的Buffer、FIFO、DPRAM


、SPRAM、ROM等；

M4K RAM： 適用於一般的需求

M-RAM： 適合做大塊數據的緩衝區。

Xlinx 和 Lattice FPGA的LUT可以靈活配置成小的RAM
、ROM
、FIFO等存儲結構
，這種技術被稱為分布式RAM。

補充：但是在一般的設計中
，不提倡用FPGA/CPLD的片內資源配置成大量的存儲器，這是處於成本的考慮。所以盡量采用外接存儲器。

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、善用芯片內部的PLL或DLL資源完成時鍾的分頻、倍頻率、移相等操作，不僅簡化了設計
，並且能有效地提高係統的精度和工作穩定性。

9、異步電路和同步時序電路的區別

異步電路：

• 電路核心邏輯有用組合電路實現；
• 異步時序電路的最大缺點是容易產生毛刺；
• 不利於器件移植；
• 不利於靜態時序分析（STA）、驗證設計時序性能。
• 同步時序電路：
• 電路核心邏輯是用各種觸發器實現；
• 電路主要信號、輸出信號等都是在某個時鍾沿驅動觸發器產生的；
• 同步時序電路可以很好的避免毛刺
  ；
• 利於器件移植；
• 利於靜態時序分析（STA）、驗證設計時序性能。

10、同步設計中，穩定可靠的數據采樣必須遵從以下兩個基本原則：

（1）在有效時鍾沿到達前，數據輸入至少已經穩定了采樣寄存器的Setup時間之久
，這條原則簡稱滿足Setup時間原則
；

（2）在有效時鍾沿到達後
，數據輸入至少還將穩定保持采樣寄存器的Hold時鍾之久，這條原則簡稱滿足Hold時間原則。

11

、同步時序設計注意事項：

• 異步時鍾域的數據轉換。
• 組合邏輯電路的設計方法。
• 同步時序電路的時鍾設計。
• tongbushixudianludeyanchi。tongbushixudianludeyanchizuichangyongdeshejifangfashiyongfenpinhuozhebeipindeshizhonghuozhetongbujishuqiwanchengsuoxudeyanchi
  ，duibijiaodadeheteshudingshiyaoqiudeyanshi，yibanyonggaosushizhongchanshengyigejishuqi，genjujishuchanshengyanchi；對於比較小的延遲，可以用D觸(chu)發(fa)器(qi)打(da)一(yi)下(xia)
  
  ，這(zhe)樣(yang)不(bu)僅(jin)可(ke)以(yi)使(shi)信(xin)號(hao)延(yan)時(shi)了(le)一(yi)個(ge)時(shi)鍾(zhong)周(zhou)期(qi)，而(er)且(qie)完(wan)成(cheng)了(le)信(xin)號(hao)與(yu)時(shi)鍾(zhong)的(de)初(chu)次(ci)同(tong)步(bu)。在(zai)輸(shu)入(ru)信(xin)號(hao)采(cai)樣(yang)和(he)增(zeng)加(jia)時(shi)序(xu)約(yue)束(shu)餘(yu)量(liang)中(zhong)使(shi)用(yong)。另(ling)外(wai)
  ，還(hai)有(you)用(yong)行(xing)為(wei)級(ji)方(fang)法(fa)描(miao)述(shu)延(yan)遲(chi)，如(ru)“#5 a《=4’0101;”這種常用於仿真測試激勵
  ，但是在電路綜合時會被忽略，並不能起到延遲作用。

Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數據類型是wire和reg型


，一般來說，wire型指定的數據和網線通過組合邏輯實現，而reg型指定的數據不一定就是用寄存器實現。

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12、常用設計思想與技巧

（1）乒乓操作；

（2）串並轉換；

（3）流水線操作；

（4）異步時鍾域數據同步。是指如何在兩個時鍾不同步的數據域之間可靠地進行數據交換的問題。數據時鍾域不同步主要有兩種情況：

兩個域的時鍾頻率相同

，但是相差不固定
，或者相差固定但是不可測，簡稱為同頻異相問題。

兩個時鍾頻率根本不同
，簡稱異頻問題。

兩種不推薦的異步時鍾域操作方法：一種是通過增加Buffer或者其他門延時來調整采樣
；另一種是盲目使用時鍾正負沿調整數據采樣。

13、模塊劃分基本原則：

（1）對每個同步時序設計的子模塊的輸出使用寄存器（用寄存器分割同步時序模塊原則）。

（2）將相關邏輯和可以複用的邏輯劃分在同一模塊內（呼應係統原則）。

（3）將不同優化目標的邏輯分開。

（4）將送約束的邏輯歸到同一模塊。

（5）將存儲邏輯獨立劃分成模塊。

（6）合適的模塊規模。

（7）頂層模塊最好不進行邏輯設計。

14、組合邏輯的注意事項

（1）避免組合邏輯反饋環路（容易毛刺
、振蕩、時序違規等）。

   解決：

A、牢記任何反饋回路必須包含寄存器；

B
、檢查綜合、實現報告的warning信息，發現反饋回路（combinational loops）後進行相應修改。

（2）替換延遲鏈。

解決：用倍頻、分頻或者同步計數器完成。

（3）替換異步脈衝產生單元（毛刺生成器）。

解決：用同步時序設計脈衝電路。

（4）慎用鎖存器。

解決：

A
、使用完備的if…else語句
；

B、檢查設計中是否含有組合邏輯反饋環路

；

C、對每個輸入條件
，設計輸出操作

，對case語句設置default操作。特別是在狀態機設計中

，最好有一個default的狀態轉移，而且每個狀態最好也有一個default的操作。

D
、如果使用case語句時
，特別是在設計狀態機時，盡量附加綜合約束屬性
，綜合為完全條件case語句。

小技巧：仔細檢查綜合器的綜合報告，目前大多數的綜合器對所綜合出的latch都會報“warning”，通過綜合報告可以較為方便地找出無意中生成的latch。

15、時鍾設計的注意事項

（1）同步時序電路推薦的時鍾設計方法：

時鍾經全局時鍾輸入引腳輸入，通過FPGA內部專用的PLL或DLL進行分頻/倍頻
、移相等調整與運算

，然後經FPGA內部全局時鍾布線資源驅動到達芯片內所有寄存器和其他模塊的時鍾輸入端。

FPGA設計者的5項基本功：仿真、綜合


、時序分析
、調試、驗證。

對於FPGA設計者來說

，練好這5項基本功，與用好相應的EDA工具是同一過程，對應關係如下：

1. 仿真：Modelsim， Quartus II（Simulator Tool）

2. 綜合：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner）

3. 時序：Quartus II （TimeQuest Timing Analyzer， Technology Map Viewer， Chip Planner）

4. 調試：Quartus II （SignalTap II Logic Analyzer
， Virtual JTAG， Assignment Editor）

5. 驗證：Modelsim， Quartus II（Test Bench Template Writer）

掌握HDL語言雖然不是FPGA設計的全部，但是HDL語言對FPGA設計的影響貫穿於整個FPGA設計流程中，與FPGA設計的5項基本功是相輔相成的。

對於FPGA設計者來說，用好“HDL語言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。

練好仿真、綜合
、時序分析這3項基本功，對於學習“HDL語言的可綜合子集”有如下幫助：

1. 通過仿真，可以觀察HDL語言在FPGA中的邏輯行為。

2. 通過綜合，可以觀察HDL語言在FPGA中的物理實現形式。

3. 通過時序分析
，可以分析HDL語言在FPGA中的物理實現特性。

對於FPGA設計者來說，用好“HDL語言的驗證子集”，可以完成FPGA設計另外50%的工作——調試驗證。

1. 搭建驗證環境，通過仿真的手段可以檢驗FPGA設計的正確性。

2. 全麵的仿真驗證可以減少FPGA硬件調試的工作量。

3. 把(ba)硬(ying)件(jian)調(tiao)試(shi)與(yu)仿(fang)真(zhen)驗(yan)證(zheng)方(fang)法(fa)結(jie)合(he)起(qi)來(lai)，用(yong)調(tiao)試(shi)解(jie)決(jue)仿(fang)真(zhen)未(wei)驗(yan)證(zheng)的(de)問(wen)題(ti)，用(yong)仿(fang)真(zhen)保(bao)證(zheng)已(yi)經(jing)解(jie)決(jue)的(de)問(wen)題(ti)不(bu)在(zai)調(tiao)試(shi)中(zhong)再(zai)現(xian)，可(ke)以(yi)建(jian)立(li)一(yi)個(ge)回(hui)歸(gui)驗(yan)證(zheng)流(liu)程(cheng)
，有(you)助(zhu)於(yu)FPGA設計項目的維護。

FPGA設計者的這5項基本功不是孤立的，必須結合使用，才能完成一個完整的FPGA設計流程。反過來說
，通過完成一個完整的設計流程
，才能最有效地練習這5項基本功。對這5項xiang基ji本ben功gong有you了le初chu步bu認ren識shi，就jiu可ke以yi逐zhu個ge深shen入ru學xue習xi一yi些xie，然ran後hou把ba學xue到dao的de知zhi識shi再zai次ci用yong於yu完wan整zheng的de設she計ji流liu程cheng。如ru此ci反fan複fu
，就jiu可ke以yi逐zhu步bu提ti高gao設she計ji水shui平ping。采cai用yong這zhe樣yang的de循xun序xu漸jian進jin、螺旋式上升的方法，隻要通過培訓入了門
，就可以自學自練，自我提高。

市麵上出售的有關FPGA設計的書籍為了保證結構的完整性
，對FPGA設計的每一個方麵分開介紹，每一方麵雖然深入
，但是由於缺少其他相關方麵的支持
，讀者很難付諸實踐，隻有通讀完全書才能對FPGA設計獲得一個整體的認識。這樣的書籍，作為工程培訓指導書不行，可以作為某一個方麵進階的參考書。

對於新入職的員工來說，他們往往對FPGA的整體設計流程有了初步認識，5項(xiang)基(ji)本(ben)功(gong)的(de)某(mou)幾(ji)個(ge)方(fang)麵(mian)可(ke)能(neng)很(hen)紮(zha)實(shi)。但(dan)是(shi)由(you)於(yu)某(mou)個(ge)或(huo)某(mou)幾(ji)個(ge)方(fang)麵(mian)能(neng)力(li)的(de)欠(qian)缺(que)
，限(xian)製(zhi)了(le)他(ta)們(men)獨(du)自(zi)完(wan)成(cheng)整(zheng)個(ge)設(she)計(ji)流(liu)程(cheng)的(de)能(neng)力(li)。入(ru)職(zhi)培(pei)訓(xun)的(de)目(mu)的(de)就(jiu)是(shi)幫(bang)助(zhu)他(ta)們(men)掌(zhang)握(wo)整(zheng)體(ti)設(she)計(ji)流(liu)程(cheng)，培(pei)養(yang)自(zi)我(wo)獲(huo)取(qu)信(xin)息(xi)的(de)能(neng)力(li)，通(tong)過(guo)幾(ji)個(ge)設(she)計(ji)流(liu)程(cheng)來(lai)回(hui)的(de)訓(xun)練(lian)
，形(xing)成(cheng)自(zi)我(wo)促(cu)進(jin)、ziwofazhandeliangxingxunhuan。zaizheyiguochengzhong
，suizheduigongzuoshejidezhishideguangduheshenduderenshizhubuqingxi
，xinyuangongdezixinxinyehuizhubuzengqiang
，duigerendefazhanfangxiangyehuizhubumingque，cainengjijizhudongdicanyudaogongchengxiangmuzhonglai。

最後總結幾點：

1)看代碼，建模型 
 
隻有在腦海中建立了一個個邏輯模型，理解FPGA內部邏輯結構實現的基礎，才能明白為什麼寫Verilog和寫Czhengtisilushibuyiyangde，cainenglijieshunxuzhixingyuyanhebingxingzhixingyuyandeshejifangfashangdechayi。zaikandaoyiduanjiandanchengxudeshihouyinggaixiangdaoshishenmeyangdegongnengdianlu。



上麵這段代碼實現的功能就是一個帶使能端的2選1數據選擇器，如下圖所示。


再例如：



上麵這段always實現的是帶同步清零端的串並轉換移位寄存器，位寬為width，下圖為8位電路模型


當你具備了一定的識代碼能力之後，你會發現原來Verilog不是那麼的枯燥
，隻不過是一個個電路模型的拚搭而已。

2)組合邏輯中的if...else...與case 
 
對於多輸入端的組合邏輯來說，如果不需要考慮優先級應該盡量采用case語句來描述，這樣綜合出來的電路並行度要大一些，如果采用if...else...jiegou，zonghechulaidedianludoushichuanxingde，zengdalexinhaoshiyanlujing。jiangdijicunqijianzuhelujingdeyanchishitigaoxitonggongzuopinlvdezhuyaoshouduan，yincizaiwanchengxiangtonggongnengdeqiantixiayinggaijinliangshiyongbingxingjiegouluoji。


可以看出，並行模式比串行模式少了一級延時路徑
，隨著輸入端的增多，串行邏輯將比並行邏輯產生更多的延時路徑。

3)用數學思維來簡化設計邏輯 
 
學習FPGAbujinluojisiweihenzhongyao，haodeshuxuesiweiyenengrangnideshejihuafanweijian，suoyia，naxiekanjiangaoshujiutoutengdetongxiexuyaozhongshiyixiazhemenkeo。jugejiandandelizi
，biruyouliangge32bit的數據X[31:0]與Y[31:0]相乘。當然，無論Altera還是Xilinx都有現成的乘法器IP核可以調用，這也是最簡單的方法，但是兩個32bit的乘法器將耗費大量的資源。那麼有沒有節省資源，又不太複雜的方式來實現呢?我們可以稍做修改：

將X[31:0]拆成兩部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，則X1左移16位後與X2相加可以得到X;同樣將Y[31:0]拆成兩部分Y1[15:0]和Y2[15:0]，令Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]
，則Y1左移16位後與Y2相加可以得到Y;則X與Y的相乘可以轉化為X1和X2分別與Y1和Y2相乘，這樣一個32bit*32bit的乘法運算轉換成了四個16bit*16bit的乘法運算和三個32bit的加法運算。轉換後的占用資源將會減少很多，有興趣的童鞋，不妨綜合一下看看，看看兩者差多少。 
 
4)時鍾與觸發器的關係

“時鍾是時序電路的控製者”這句話太經典了，可以說是FPGA設計的聖言。FPGA的de設she計ji主zhu要yao是shi以yi時shi序xu電dian路lu為wei主zhu

，因yin為wei組zu合he邏luo輯ji電dian路lu再zai怎zen麼me複fu雜za也ye變bian不bu出chu太tai多duo花hua樣yang，理li解jie起qi來lai也ye不bu沒mei太tai多duo困kun難nan。但dan是shi時shi序xu電dian路lu就jiu不bu同tong了le，它ta的de所suo有you動dong作zuo都dou是shi在zai時shi鍾zhong一yi拍pai一yi拍pai的de節jie奏zou下xia轉zhuan變bian觸chu發fa，可ke以yi說shuo時shi鍾zhong就jiu是shi整zheng個ge電dian路lu的de控kong製zhi者zhe，控kong製zhi不bu好hao

，電dian路lu功gong能neng就jiu會hui混hun亂luan。

打個比方
，時鍾就相當於人體的心髒，它每一次的跳動就是觸發一個CLK，向(xiang)身(shen)體(ti)的(de)各(ge)個(ge)器(qi)官(guan)供(gong)血(xue)，維(wei)持(chi)著(zhe)機(ji)體(ti)的(de)正(zheng)常(chang)運(yun)作(zuo)，每(mei)一(yi)個(ge)器(qi)官(guan)體(ti)統(tong)正(zheng)常(chang)工(gong)作(zuo)少(shao)不(bu)了(le)組(zu)織(zhi)細(xi)胞(bao)的(de)構(gou)成(cheng)，那(na)麼(me)觸(chu)發(fa)器(qi)就(jiu)可(ke)以(yi)比(bi)作(zuo)基(ji)本(ben)單(dan)元(yuan)組(zu)織(zhi)細(xi)胞(bao)。時(shi)序(xu)邏(luo)輯(ji)電(dian)路(lu)的(de)時(shi)鍾(zhong)是(shi)控(kong)製(zhi)時(shi)序(xu)邏(luo)輯(ji)電(dian)路(lu)狀(zhuang)態(tai)轉(zhuan)換(huan)的(de)“發動機”，沒mei有you它ta時shi序xu邏luo輯ji電dian路lu就jiu不bu能neng正zheng常chang工gong作zuo
，因yin為wei時shi序xu邏luo輯ji電dian路lu主zhu要yao是shi利li用yong觸chu發fa器qi存cun儲chu電dian路lu的de狀zhuang態tai，而er觸chu發fa器qi狀zhuang態tai變bian換huan需xu要yao時shi鍾zhong的de上shang升sheng或huo下xia降jiang沿yan!由此可見時鍾在時序電路中的核心作用!

5)關於IP核和乒乓操作的那點事 
 
經驗告訴我，能使用開發工具自帶的IP核
，就千萬別去自己開發。往往自己開發已有的IP核是吃力不討好。我曾經做過一個eMMC控製器燒寫外部eMMC芯片的案子。  

數據由上位機通過USB傳給MCU，然後通過數據總線發到FPGA,在FPGA內部形成燒寫eMMC芯片的時序
，燒寫外部芯片。框圖如下：


最初的算法是通過數據總線發一個字節，再向芯片打一個字節

，一個頁的512字節的CRC16需要事先用軟件計算好，但是這種方式燒寫速度太慢。後來我想到一種方案，先把512個字節傳到FPGA內部存儲起來，並且在FPGA內部計算好16個字節的CRC，然後用高速係統時鍾一次性把整頁528個字節傳給芯片，這種方式燒寫速度能提高很多。一開始我想自己設計一個帶CRC計算的RAM或者FIFO來存儲528個字節的數據，可是無論怎麼設計數據傳輸總是有問題，由於是一個人做，也沒人指導，隻得放棄這種方案，改用其他。因為我用的Xilinx器件有現成的FIFO核可以調用
，於是我就把CRC16的計算和存儲512字節數據分開設計
，在最後輸出到芯片端再選通。因為燒寫eMMC一個頁，需要有一定的等待POLLING時間
，所以我想到了用兩組FIFO，乒乓操作，A通道數據發送到芯片並且等待應答的時候

，MCU端向B通道發送數據存儲
，B通道數據發送到芯片並且等待應答的時候，MCU端再向A通道發送數據存儲，這樣最大化的加速了燒寫速度
，當然最後的設計結果我也是相當滿意的。


我想通過此例告訴大家的是

，盡量用係統的IP核he吧ba
，省sheng事shi又you省sheng心xin，因yin為wei這zhe些xie都dou是shi前qian輩bei專zhuan家jia們men設she計ji出chu的de經jing典dian。還hai有you就jiu是shi利li用yong一yi些xie設she計ji技ji巧qiao，比bi如ru乒ping乓pang操cao作zuo，流liu水shui線xian操cao作zuo可ke以yi讓rang你ni的de設she計ji性xing能neng優you化hua不bu少shao。 
 
最後簡單說一下體會吧，歸結起來就多實踐、多思考、多問。實踐出真知，看100遍(bian)別(bie)人(ren)的(de)方(fang)案(an)不(bu)如(ru)自(zi)己(ji)去(qu)實(shi)踐(jian)一(yi)下(xia)。實(shi)踐(jian)的(de)動(dong)力(li)一(yi)方(fang)麵(mian)來(lai)自(zi)興(xing)趣(qu)，一(yi)方(fang)麵(mian)來(lai)自(zi)壓(ya)力(li)，我(wo)個(ge)人(ren)覺(jiao)得(de)後(hou)者(zhe)更(geng)重(zhong)要(yao)。有(you)需(xu)求(qiu)會(hui)容(rong)易(yi)形(xing)成(cheng)壓(ya)力(li)，也(ye)就(jiu)是(shi)說(shuo)最(zui)好(hao)能(neng)在(zai)實(shi)際(ji)的(de)項(xiang)目(mu)開(kai)發(fa)中(zhong)鍛(duan)煉(lian)，而(er)不(bu)是(shi)為(wei)了(le)學(xue)習(xi)而(er)學(xue)習(xi)。在(zai)實(shi)踐(jian)的(de)過(guo)程(cheng)中(zhong)要(yao)多(duo)思(si)考(kao)，多(duo)想(xiang)想(xiang)問(wen)題(ti)出(chu)現(xian)的(de)原(yuan)因(yin)，問(wen)題(ti)解(jie)決(jue)後(hou)要(yao)多(duo)問(wen)幾(ji)個(ge)為(wei)什(shen)麼(me)
，這(zhe)也(ye)是(shi)經(jing)驗(yan)積(ji)累(lei)的(de)過(guo)程(cheng)
，如(ru)果(guo)有(you)寫(xie)項(xiang)目(mu)日(ri)誌(zhi)的(de)習(xi)慣(guan)更(geng)好(hao)
，把(ba)問(wen)題(ti)及(ji)原(yuan)因(yin)、jiejuedebanfadouxiejinqu。zuihouhaiyaoduowen
，yudaowentisisuohouhaidebudaojiejuejiuyaowenle，bijinggerendeliliangshiyouxiande，wentongxuetongshi
，wensousuoyinqing，wenwangyou

，doukeyi，yipianwenzhang、朋友們的點撥都可能幫助自己快速解決問題。



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