要使電子電路獲得最佳性能，除了元器件的選擇和電路設計之外，良好的PCB布線在電磁兼容性中也是一個非常重要的因素。
 
隨著高速DSP技術的廣泛應用，相應的高速DSP的PCB設計就顯得十分重要。由於DSP是一個相當複雜、種類繁多並有許多分係統的數
、模混合係統
，所以來自外部的電磁輻射以及內部元器件之間
、分係統之間和各傳輸通道間的串擾對DSP及其數據信息所產生的幹擾
，已嚴重地威脅著其工作的穩定性、可靠性和安全性。據統計
，幹擾引起的DSP事故占其總事故的90％左右。因此設計一個穩定、可靠的DSP係統，電磁兼容和抗幹擾至關重要。
　
DSP的電磁幹擾環境
　
電磁幹擾的基本模型由電磁幹擾源、耦合路徑和接收機3部分組成

，如圖1所示。

圖1：電磁幹擾的基本模型

電磁幹擾源包含微處理器、微控製器
、靜電放電、瞬時功率執行元件等。隨著大量高速半導體器件的應用，其邊沿跳變速率非常快
，這種電路可以產生高達300 MHz的諧波幹擾。耦合路徑可以分為空間輻射電磁波和導線傳(chuan)導(dao)的(de)電(dian)壓(ya)與(yu)電(dian)流(liu)。噪(zao)聲(sheng)被(bei)耦(ou)合(he)到(dao)電(dian)路(lu)中(zhong)的(de)最(zui)簡(jian)單(dan)方(fang)式(shi)是(shi)通(tong)過(guo)導(dao)體(ti)的(de)傳(chuan)遞(di)，例(li)如(ru)，有(you)一(yi)條(tiao)導(dao)線(xian)在(zai)一(yi)個(ge)有(you)噪(zao)聲(sheng)的(de)環(huan)境(jing)中(zhong)經(jing)過(guo)，這(zhe)條(tiao)導(dao)線(xian)通(tong)過(guo)感(gan)應(ying)接(jie)收(shou)這(zhe)個(ge)噪(zao)聲(sheng)並(bing)且(qie)將(jiang)其(qi)傳(chuan)遞(di)到(dao)電(dian)路(lu)的(de)其(qi)他(ta)部(bu)分(fen)

，所(suo)有(you)的(de)電(dian)子(zi)電(dian)路(lu)都(dou)可(ke)以(yi)接(jie)收(shou)傳(chuan)送(song)的(de)電(dian)磁(ci)幹(gan)擾(rao)。例(li)如(ru)
，在(zai)數(shu)字(zi)電(dian)路(lu)中(zhong)，臨(lin)界(jie)信(xin)號(hao)最(zui)容(rong)易(yi)受(shou)到(dao)電(dian)磁(ci)幹(gan)擾(rao)的(de)影(ying)響(xiang)；模擬的低級放大器、控製電路和電源調整電路也容易受到噪聲的影響。
　　
DSP電路板的布線和設計
　　
良(liang)好(hao)的(de)電(dian)路(lu)板(ban)布(bu)線(xian)在(zai)電(dian)磁(ci)兼(jian)容(rong)性(xing)中(zhong)是(shi)一(yi)個(ge)非(fei)常(chang)重(zhong)要(yao)的(de)因(yin)素(su)，一(yi)個(ge)拙(zhuo)劣(lie)的(de)電(dian)路(lu)板(ban)布(bu)線(xian)和(he)設(she)計(ji)會(hui)產(chan)生(sheng)很(hen)多(duo)電(dian)磁(ci)兼(jian)容(rong)問(wen)題(ti)，即(ji)使(shi)加(jia)上(shang)濾(lv)波(bo)器(qi)和(he)其(qi)他(ta)元(yuan)器(qi)件(jian)也(ye)不(bu)能(neng)解(jie)決(jue)這(zhe)些(xie)問(wen)題(ti)。
　　
正確的電路布線和設計應該達到如下3點要求：

(1)電路板上的各部分電路之間存在幹擾，電路仍能正常工作；
(2)電路板對外的傳導發射和輻射發射盡可能低
，達到有關標準要求
；
(3)外部的傳導幹擾和輻射幹擾對電路板上的電路沒有影響。
　
元器件的布置
　　
(1)元器件布置的首要問題是對元器件進行分組。元器件的分組原則有：按電壓不同分；按數字電路和模擬電路分；按高速和低速信號分和按電流大小分。一般情況下都按照電壓不同分或按數字電路與模擬電路分。
(2)所有的連接器都放在電路板的一側，盡量避免從兩側引出電纜。
(3)避免讓高速信號線靠近連接器。
(4)在元器件安排時應考慮盡可能縮短高速信號線
，如時鍾線、數據線和地址線等。
　　
地線和電源線的布置
　　
地(di)線(xian)布(bu)置(zhi)的(de)最(zui)終(zhong)目(mu)的(de)是(shi)為(wei)了(le)最(zui)小(xiao)化(hua)接(jie)地(di)阻(zu)抗(kang)，以(yi)此(ci)減(jian)小(xiao)從(cong)電(dian)路(lu)返(fan)回(hui)到(dao)電(dian)源(yuan)之(zhi)間(jian)的(de)接(jie)地(di)回(hui)路(lu)電(dian)勢(shi)
，即(ji)減(jian)小(xiao)電(dian)路(lu)從(cong)源(yuan)端(duan)到(dao)目(mu)的(de)端(duan)線(xian)路(lu)和(he)地(di)層(ceng)形(xing)成(cheng)的(de)環(huan)路(lu)麵(mian)積(ji)。通(tong)常(chang)增(zeng)加(jia)環(huan)路(lu)麵(mian)積(ji)是(shi)由(you)於(yu)地(di)層(ceng)隔(ge)縫(feng)引(yin)起(qi)的(de)。如(ru)果(guo)地(di)層(ceng)上(shang)有(you)縫(feng)隙(xi)，高(gao)速(su)信(xin)號(hao)線(xian)的(de)回(hui)流(liu)線(xian)就(jiu)被(bei)迫(po)要(yao)繞(rao)過(guo)隔(ge)縫(feng)
，從(cong)而(er)增(zeng)大(da)了(le)高(gao)頻(pin)環(huan)路(lu)的(de)麵(mian)積(ji)，如(ru)圖(tu)2所示。

圖2：高速信號線環路　　

圖2中高速線與芯片之間進行信號傳輸。圖2(a)中沒有地層隔縫，根據“電流總是走阻抗最小的途徑”，此時環路麵積最小。圖2(b)中
，有地層隔縫，此時地環路麵積增大
，這樣就產生如下後果：
　　
(1)增大向空間的輻射幹擾，同時易受空間磁場的影響；
(2)加大與板上其他電路產生磁場耦合的可能性；
(3)由於環路電感加大
，通過高速線輸出的信號容易產生振蕩；
(4)環路電感上的高頻壓降構成共模輻射源，並通過外接電纜產生共模輻射。
　　
通常地層上的隔縫不是在分地時、有意識地加上的
，有時隔縫是因為板上的過孔過於接近而產生的
，因此在PCB設計中應盡量避免該種情況發生。
　　
電(dian)源(yuan)線(xian)的(de)布(bu)置(zhi)要(yao)和(he)地(di)線(xian)結(jie)合(he)起(qi)來(lai)考(kao)慮(lv)，以(yi)便(bian)構(gou)成(cheng)特(te)性(xing)阻(zu)抗(kang)盡(jin)可(ke)能(neng)小(xiao)的(de)供(gong)電(dian)線(xian)路(lu)。為(wei)了(le)減(jian)小(xiao)供(gong)電(dian)用(yong)線(xian)的(de)特(te)性(xing)阻(zu)抗(kang)，電(dian)源(yuan)線(xian)和(he)地(di)線(xian)應(ying)該(gai)盡(jin)可(ke)能(neng)的(de)粗(cu)

，並(bing)且(qie)相(xiang)互(hu)靠(kao)近(jin)，使(shi)供(gong)電(dian)回(hui)路(lu)麵(mian)積(ji)減(jian)到(dao)最(zui)小(xiao)，而(er)且(qie)不(bu)同(tong)的(de)供(gong)電(dian)環(huan)路(lu)不(bu)要(yao)相(xiang)互(hu)重(zhong)疊(die)。在(zai)集(ji)成(cheng)芯(xin)片(pian)的(de)電(dian)源(yuan)腳(jiao)和(he)地(di)腳(jiao)之(zhi)間(jian)要(yao)加(jia)高(gao)頻(pin)去(qu)耦(ou)電(dian)容(rong)，容(rong)量(liang)為(wei)O．01～O．1μF
，而且為了進一步提高電源的去耦濾波的低頻特性，在電源引入端要加上1個高頻去耦電容和1個1～10μF的低頻濾波電容。
　　
在多層電路板中，電源層和地層要放置在相鄰的層中，從而在整個電路板上產生一個大的PCBdianrongxiaochuzaosheng。suduzuikuaideguanjianxinhaohejichengxinpianyingdangbufangzailinjindicengyibian，feiguanjianxinhaozebufangzaikaojindianyuancengyibian。yinweidicengbenshenjiushiyonglaixishouhexiaochuzaoshengde，qibenshenjihushimeiyouzaoshengde。

信號線的布置
　
不相容的信號線之間能產生耦合幹擾，所以在信號線的布置上要把它們隔離，隔離時采取的措施有：

(1)不相容信號線應相互遠離
，不要平行


，分布在不同層上的信號線走向應相互垂直，這樣可以減少線間的電場和磁場耦合幹擾；
(2)高速信號線特別是時鍾線要盡可能的短
，必要時可在高速信號線兩邊加隔離地線；
(3)信號線的布置最好根據信號流向順序安排，一個電路的輸入信號線不要再折回輸入信號線區域

，因為輸入線與輸出線通常是不相容的。
　
當高速數字信號的傳輸延時時間Td>Tr(Tr為信號的脈衝上升時間)時，應考慮阻抗匹配問題。因為錯誤的終端阻抗匹配將會引起信號反饋和阻尼振蕩。通常線路終端阻抗匹配的方法有串聯源端接法、並聯端接法、RC端接法、Thevenin端接法4種。
　
(1)串聯源端接法
　
圖3為串聯源端接電路。

圖3：串聯源端接電路　

源端阻抗Zs和分布在傳輸線上的阻抗Zo之間，加上源端接電阻Rs，用來完成阻抗匹配，Rs還能吸收負載的反饋。這裏的Rs必須離源端盡可能的近，理論上應為Rs=Zo-Zs中的實數值。一般Rs取15～75Ω。
　
(2)並聯端接法
　
圖4為並聯端接電路。附加1個並聯端電阻Rp
，這樣Rp與ZL並聯後就與Zo相匹配。這個方法需要源驅動電路來驅動一個較高的電流，能耗很高，所以在功耗小的係統中不適用。

圖4：並聯端接電路　

(3)RC端接法
　
圖5為RC端接電路。該方法類似於並聯端接電路，但引入了電容C1，此時R用於提供匹配Zo的阻抗。C1為R提供驅動電流並過濾掉從傳輸線到地的射頻能量。因此與並聯端接方法相比，RC端接電路需要的源驅動電流更少。R和C1的值由Zo，Tpd(環路傳輸延遲)和終端負載電容值Cd決定。時間為常數，RC=3Tpd，其中R∥ZL=Zo
，C=C1∥Cd。

圖5：RC端接電路

(4)Thevenin端接法
　
圖6為Thevenin端接電路。該電路由上拉電阻R1和下拉電阻R2組成，這樣就使邏輯高和邏輯低與目標負載相符。其中，R1和R2的值由R1∥R2=Zo決定，R1+R2+ZL的值要保證最大電流不能超過驅動電路容量。

圖6：Thevenin端接電路

本文通過對電子產品電磁環境的分析，確定高速DSP係統中產生幹擾的主要原因，並針對這些原因，通過對高速DSP係統的多層板布局、器件布局以及PCB布線等方麵進行分析，給出有效降低DSP係統的幹擾
、提高電磁兼容性能的措施。從設計層次保證了高速DSP係統的有效性和可靠性。合理布局設計，減少噪聲，降低幹擾，避開不必要的失誤
，對係統性能的發揮起到不可低估的作用。