簡介

在電動機控製等部分應用中，放緩開關期間的dV/dt非常重要。速度過快會導致電動機上出現電壓峰值，從而損壞繞組絕緣層，進而縮短電動機壽命。在本應用說明中，來自UnitedSiC 的Zhongda Li比較了三種不同的dV/dt控製方法。

 

Zhongda Li博士於2007年獲得北京大學理學士學位
，於2013年獲得倫斯勒理工學院電氣工程博士學位。他擁有10餘年的SiC和GaN器件技術研究經驗。他曾發表過30

 

dV/dt開關

降低矽MOSFET
、IGBT和SiC MOSFET的開關dV/dt的傳統方法可能會提高外部柵極電阻值。因為這些器件的CGD（CRSS）相對較高
，所以外部RG值可以放緩dV/dt而不會過度延遲時間。對於圖騰柱PFC等快速開關應用而言
，這種方法非常好，在這種情況下

，較快的dV/dt會帶來較低的開關損耗。然而

，對於電動機等較慢的應用而言，它可能需要非常高的電阻值。要將其放緩到5~8V/ns可能需要幾千歐姆的柵極電阻
，這可能會導致過長的開關延遲時間，進而導致步進速率低。對於位置控製應用，這可能會使性能受損。

 

有些方法可以將SiC FET器件的dV/dt有效控製在從45V/ns至5V/ns的範圍內，而不會導致過長的延遲時間。這三種方法是：外部柵漏電容、器件RC緩衝電路和JFET直接驅動，它們需要在標準TO247-4L封裝（UF3SC120009K4S）中使用UnitedSiC 9mΩ 1200V SiC FET，並在75A/800V下開關。

 

外部柵漏電容

第一種方法是在半橋的高側和低側FET的柵極和漏極之間添加外部柵漏電容（CGD）。對於所選SiC FET，CGDEXT的值選定為68pF。我們故意將一個20nH的寄生電感與外部電容串聯

，以說明此方法對於路徑中的寄生電感不敏感（圖1）。

在使用獨立器件的真實應用中，這種寄生電感應該遠小於20nH
，因為外部CGD可能會置於電路板上靠近FET的位置。然而
，如果在模塊內使用UnitedSiC FET芯片，並將外部CGD置於模塊外

，則路徑中可能會存在20nH的寄生電感。

 

我們首先使用UF3SC120009K4S SPICE模塊通過SPICE模擬優化外部CGD方法，然後使用雙脈衝測試電路對其進行實驗驗證。68pF的外部CGD被有意焊接在TO247-4L的C引腳和D引腳之間，而不是電路板上，以提高路徑中的寄生電感。

 

從實驗測量和SPICE模擬中得到的關閉和打開波形被疊加在一起以進行比較。在圖2中

，測量波形和模擬波形非常吻合。

 

圖2 實驗測量（實線）和SPICE模擬（虛線）的關閉（左）和打開波形疊加（75A
，800V，外部CGD為68pF
，RG為33Ω）

 

在外部CGD為68pF的情況下，使用10Ω至33Ω的RG可以將dV/dt有效控製在25V/ns至5V/ns範圍內。對於SPICE和實驗，通過計算打開和關閉轉換期間的IDS×VDS得到EON和EOFF
，該值和預計一樣隨RG增加。

 

外部CGD可以容忍高寄生電感（在SPICE中為20nH）的原因是開關期間的電流非常小。對於外部CGD為68pF，dV/dt為8V/ns的情況，估計電流僅為0.54A且與SPICE模擬中的電流一致。因此，它適用於模塊，在采用模塊形式時
，外部CGD置於模塊外
，位於電路板柵極驅動上，且路徑中有一些寄生電感。

 

器件RC緩衝電路

第二個dV/dt控製方法將RC緩衝電路與高側開關和低側開關並聯。我們故意將一個20nH寄生電感與緩衝電路串聯，旨在證明這種方法的緩衝電路路徑中可以容忍寄生電感（圖3）。

 

圖 3 RC緩衝電路與FET並聯（包括高側和低側FET）以實現dV/dt控製

 

在使用獨立器件的真實應用中，RC緩衝電路可能非常靠近FET，且寄生電感僅為幾nH。但是如果在模塊內采用UnitedSiC FET芯片，則RC緩衝電路可以置於模塊外，且路徑中可能存在20nH的寄生電感。

 

從實驗測量和SPICE模擬中得到的關閉和打開波形被疊加在一起以進行比較（圖4）。請注意
，圖表中的IDS電流包含緩衝電路電流。實驗和SPICE模擬表明，dV/dt可以被最高5.6nF的C_SNUBBER（緩衝電路電容器）有效控製在50V/ns至5V/ns範圍內。

 

圖 4實驗測量（實線）和SPICE模擬（虛線）的關閉（左）和打開波形疊加（75A
，800V
，RC緩衝電路為0.5Ω，5.6nF）

 

開關損耗（EON、EOFF和ESW）通過計算開關轉換期間的IDS×VDS得到，其中IDS包括緩衝電路電流。因此，EON和EOFF中包含緩衝電路的損耗。然而
，0.5Ω R_SNUBBER上的緩衝電路損耗非常低
，尤其是當dV/dt較慢時。在C_SNUBBER為4nF，關閉dV/dt=8V/ns時，SPICE表明
，緩衝電路損耗僅為0.2mJ
，即在開關f=10kHz時為2W。我們發現，緩衝電路也能容忍高寄生電感（在SPICE中為20nH），因此
，如果使用模塊形式
，RC緩衝電路可以置於模塊外。

 

JFET直接驅動

第三種方法是直接驅動，在這種情況下，Si MOS僅會在電路啟動後打開一次

，JFET柵極直接切換到-15V到0V之間（圖5）。在這種配置中，常關操作會被保留，不過會需要柵極PWM和簡單的“啟用”信號。

 

在開關瞬態，高側JFET保持關閉且電壓為-15V，需要同步整流才能讓續流JFET將第三象限中的通導損耗降低。

 

圖5 JFET直接驅動方法（在高側和低側FET上均有）以實現dV/dt控製

 

因為SiC JFET有可觀的CRSS（CGD），所以一個4.7Ω的小RG就足以將dV/dt放緩至5V/ns。從實驗測量和SPICE模擬中得到的關閉和打開波形被疊加在一起以進行比較（圖6）。

 

圖6 實驗測量（實線）和SPICE模擬（虛線）的關閉（左）和打開波形疊加（75A，800V，JFET直接驅動且RG為4.7Ω）

 

SPICE（虛線）與實驗（實線）波形間的IDS電流波形十分吻合。但是實驗VDS波形表明其dV/dt比SPICE波形慢。原因可能是在dV/dt變換期間實驗中使用的JFET柵極驅動器不能提供足夠的柵極電流來為JFET CRSS充電和放電
，導致dV/dt放慢。

 

將SPICE和測量得到的dV/dt進行比較會發現，可以將dV/dt很好地控製在15V/ns到4V/ns之間。使用與前兩種方法相同的做法可以得到開關損耗

，EON和EOFF和預計一樣隨著JFET RG增加。

 

三種dV/dt控製方法比較

在dV/dt ≤ 8V/ns這一相同限製下，使用SPICE模擬對這三種方法進行了比較（圖1）。

 

表1 在dV/dt最大等於8V/ns的情況下，SPICE模擬的75A/800V開關下的性能

 

JFET直接驅動方法表現出的整體開關損耗最低，為9.02mJ。與其他兩種方法相比，這種方法需要負壓才能驅動SiC JFET，並且需要在電路啟動時為Si MOS提供啟用信號，從而增加了柵極驅動的複雜性。標準UnitedSiC FET不提供到JFET柵極的通路，但是新的雙柵極TO247-4L產品正在開發中，既有SiC JFET柵極和Si MOS柵極
，又適合JFET柵極驅動。這種方法還適合模塊，可以添加單獨的JFET柵極引腳。如此項研究所示
，JFET柵極路徑可忍受合理的寄生電感（在SPICE中為20nH）
，因此可以將JFET柵極驅動器放置在模塊頂部的柵極驅動電路板上。

 

外部CGD和器件RC緩衝電路方法表現出了較高的開關損耗，但是它們不需要到JFET柵極的通路。當在獨立封裝（如TO247）中使用UnitedSiC FET時，兩種方法都可以輕鬆實施到電路板上。由於這兩種方法可以忍受合理的寄生電感（在SPICE中為20nH），它們還適合內部有UnitedSiC芯片的模塊。

 

RC緩衝電路方法的一個缺點是它不能分別調整關閉和打開dV/dt。如表1所示，要實現8V/ns的打開dV/dt
，關閉dV/dt必須降低至4V/ns，這會提高EOFF。

 

然而，外部CGD和JFET直接驅動方法使用單獨的RGON和RGOFF，可以分別調整這二者。如表1所示，通過分別優化RGON和RGOFF
，可以讓打開和關閉dV/dt均為8V/ns。

 

總結

總而言之，運用這些簡單技術可以實現良好的dV/dt控製。較低的通導損耗和短路穩健性這兩個UnitedSiC FET優勢對於高效可靠的電動機驅動應用而言極為重要。