例如短溝道效應（Short Channel Effect - SCE）
，熱載流子注入效應（Hot Carrier Inject - HCI）和柵氧化層漏電等問題。為了克服這些挑戰，半導體業界不斷開發出一係列的先進工藝技術，例如多晶矽柵、源漏離子注入自對準、LDD離子注入、polycide、Salicide、SRD、應變矽和HKMG技術。另外，晶體管也從MOSFET演變為FD-SOI、Bulk FinFET和SOI FinFET。

 

 

MOSdanshengzhichu，zhajicailiaocaiyongjinshudaoticailiaolv
，yinweilvjuyoufeichangdidedianzu

，tabuhuiyuyanghuawufashengfanying，bingqietadewendingxingfeichanghao。zhajiezhicailiaocaiyongSiO2
，因為SiO2可以與矽襯底形成非常理想的Si-SiO2界麵。如圖1.13（a）所示
，是最初鋁柵的MOS管結構圖。

 

圖1.13鋁柵和多晶矽柵的MOS管結構圖

 

 

隨著MOSqijiandetezhengchicunbuduansuoxiao
，lvzhayuyuanloukuosanqudetaokebuzhunwentibiandeyuelaiyueyanzhong，yuanlouyuzhazhongdieshejidaozhi
，yuanlouyuzhazhijiandejishengdianrongyuelaiyueyanzhong
，bandaotiyejieliyongduojingguizhadaitilvzha。duojingguizhajuyousanfangmiandeyoudian：第一個優點是不但多晶矽與矽工藝兼容，而且多晶矽可以耐高溫退火，高溫退火是離子注入的要求

；diergeyoudianshiduojingguizhashizaiyuanloulizizhuruzhiqianxingchengde，yuanloulizizhurushi
，duojingguizhakeyizuoweizhebiceng，suoyilizizhihuizhuruduojingguizhaliangce，suoyiyuanloukuosanquyuduojingguizhashiziduizhunde；第三個優點是可以通過摻雜N型和P型雜質來改變其功函數，從而調節器件的閾值電壓。因為MOS器件的閾值電壓由襯底材料和柵材料功函數的差異決定的，多晶矽很好地解決了CMOS技術中的NMOS和PMOS閾值電壓的調節問題。如圖1.13（b）所示，是多晶矽柵的MOS管結構圖。

 

 

多晶矽柵的缺點是電阻率高
，雖然可以通過重摻雜來降低它的電阻率，但是它的電阻率依然很高
，厚度3K埃米的多晶矽的方塊電阻高達36ohm/sq。雖然高電阻率的多晶矽柵對MOS器件的直流特性是沒有影響的，但是它嚴重影響了MOS器件的高頻特性

，特別是隨著MOS器件的特征尺寸不斷縮小到亞微米（1um≥L≥0.35um），多晶矽柵電阻率高的問題變得越發嚴重。為了降低多晶矽柵的電阻，半導體業界利用多晶矽和金屬矽化物（polycide）的雙層材料代替多晶矽柵
，從而降低多晶矽柵的電阻
，Polycide的方塊電阻隻有3ohm/sq。半導體業界通用的金屬矽化物材料是WSi2。如圖1.14（a）所示，是多晶矽和金屬矽化物柵的MOS管結構圖。

 

 

20世紀60年代，第一代MOS器件的工作電壓是5V，柵極長度是25um
，隨著MOS器件的特征尺寸不斷縮小到亞微米，MOS器件的工作電壓並沒有減小，它的工作電壓依然是5V，直到MOS器件柵極長度縮小到0.35um時
，MOS器件的工作電壓才從5V降低到3.3V。2008年，MOS器件的柵極長度縮小到45nm，MOS器件的工作電壓縮小到1V。柵極長度從25um縮小到45nm，縮小的倍率是555倍

，而MOS器件的工作電壓隻從5V縮小到1V，縮小的倍率是5倍，可見MOS器件的工作電壓並不是按比例縮小的。隨著MOS器件的特征尺寸不斷縮小到亞微米級，MOSqijiandegoudaohengxiangdianchangqiangdushibuduanzengqiangde，zailiuzihuizaiqiangdianchangzhongjinxingjiasu，dangzailiuzidenengliangzugoudashixingchengrezailiuzi，bingzaiqiangchangqufashengpengzhuangdianlixianxiang，pengzhuangdianlihuixingchengxinderedianziherekongxue，rezailiuzihuiyueguoSi/SiO2界麵的勢壘形成柵電流，熱空穴會流向襯底形成襯底電流，由熱載流子形成的現象稱為熱載流子注入效應。隨著MOS器件的特征尺寸不斷縮小到亞微米，熱載流子注入效應變得越來越嚴重
，為了改善熱載流子注入效應
，半導體業界通過利用LDD （Lightly Doped Drain - LDD）結構改善漏端耗盡區的峰值電場來改善熱載流子注入效應。如圖1.14（b）所示，是利用LDD結構的MOS管結構圖。

 

圖2.14金屬矽化物和LDD結構的MOS管結構圖

 

 

隨著MOS器件的特征尺寸縮小到深亞微米（0.25um≥L），限製MOS器件縮小的主要效應是短溝道效應。為了改善短溝道效應，MOSqijiandekuosanqujieshenyebuduansuoxiao




，jieshenbuduansuoxiaodaozhikuosanqudedianzubuduanbianda，yinweikuosanqudezongxianghengjiemianjibianxiao，lingwaijinshuhuliandejiechukongdechicunyejianxiaodao0.32um以下，接觸孔變小導致接觸孔與擴散區的接觸電阻升高了，單個接觸孔的接觸電阻升高到200ohm以上。為了降低擴散區的電阻和接觸孔的接觸電阻，半導體業界利用矽和金屬發生反應形成金屬矽化物（silicide）降低擴散區的電阻和接觸孔的接觸電阻。可利用的金屬材料有Ti
、Co和Ni等，金屬材料隻會與矽和多晶矽發生反應形成金屬矽化物
，而不會與氧化物發生反應，所以Silicide也稱為自對準金屬矽化物Salicide（Self Aligned Silicide）。另外擴散區和多晶矽柵是同時形成Silicide，所以不需要再考慮進行多晶矽柵的polycide。如圖1.15（a）所示，是Salicide的MOS管結構圖。

 

 

MOS器件的特征尺寸縮小到深亞微米導致的另外一個問題是短溝道效應引起的亞閾值漏電流。隨著MOS器件的柵極長度縮小到0.25um，源漏之間的耗盡區會相互靠近，導致它們之間的勢壘高度降低
，形成亞閾值漏電流。雖然MOS器件的柵極長度從0.33um縮小到0.25um時，器件的工作電壓也從3.3V降低到2.5V，但是MOS器件的亞閾值區的漏電流依然很大。為了降低MOS器件的亞閾值區的漏電流，需要增加一道溝道離子注入和暈環（Halo）離子注入增加溝道區域的離子濃度
，從而減小源漏與襯底之間的耗盡區寬度，改善亞閾值區的漏電流。如圖1.15（a）所示
，進行溝道離子注入的MOS管結構圖。

 

圖3.15 Salicide和應變矽的MOS管結構圖

 

 

隨著MOS器件的特征尺寸不斷縮小到90nm及ji以yi下xia時shi，短duan溝gou道dao效xiao應ying中zhong的de器qi件jian亞ya閾yu值zhi電dian流liu成cheng為wei妨fang礙ai工gong藝yi進jin一yi步bu發fa展zhan的de主zhu要yao因yin素su，盡jin管guan提ti高gao溝gou道dao摻chan雜za濃nong度du可ke以yi在zai一yi定ding程cheng度du上shang抑yi製zhi短duan溝gou道dao效xiao應ying
，然ran而er高gao摻chan雜za的de溝gou道dao會hui增zeng大da庫ku倫lun散san射she，使shi載zai流liu子zi遷qian移yi率lv下xia降jiang，導dao致zhi器qi件jian的de速su度du降jiang低di，所suo以yi僅jin僅jin依yi靠kao縮suo小xiaoMOS器qi件jian的de幾ji何he尺chi寸cun已yi經jing不bu能neng滿man足zu器qi件jian性xing能neng的de提ti高gao
，需xu要yao一yi些xie額e外wai的de工gong藝yi技ji術shu來lai提ti高gao器qi件jian的de電dian學xue性xing能neng，例li如ru應ying變bian矽gui技ji術shu。應ying變bian矽gui技ji術shu是shi通tong過guo外wai延yan生sheng長chang在zai源yuan漏lou區qu嵌qian入ru應ying變bian材cai料liao使shi溝gou道dao發fa生sheng應ying變bian，從cong而er提ti高gao載zai流liu子zi遷qian移yi率lv，最zui終zhong提ti高gao器qi件jian的de速su度du。例li如ruNMOS的應變材料是SiC
，PMOS的應變材料是SiGe。另外，隨著源漏的結深的短減小，源漏擴散區的厚度已經不能滿足形成Salicide的最小厚度要求，必須利用新技術RSD（Raise Source and Drain）技術來增加源漏擴散區的厚度。RSD技術是通過外延技術生長在源漏區嵌入應變材料的同時提高源漏擴散區的厚度。如圖1.15（b）所示，是采用應變矽和RSD技術的MOS管結構圖。

 

 

當MOS器件的特征尺寸不斷縮小45nm及以下時，為了改善短溝道效應，溝道的摻雜濃度不斷提高
，為了調節閾值電壓Vt，柵氧化層的厚度也不斷減小到1nm。1nm厚度的SiONzhajiezhicengyibuzaishilixiangdejueyuanti
，zhajiyuchendizhijianjianghuichuxianmingxiandeliangzisuichuanxiaoying，chendidedianziyiliangzidexingshichuanguozhajiezhicengjinruzha，xingchengzhajiloudianliuIg。為了改善柵極漏電的問題

，半導體業界利用新型高K介電常數（High-k - HK）介質材料HfO2來代替傳統SiON來改善柵極漏電流問題。SiON的介電常數是3.9
，而HfO2的介電常數是25
，在相同的EOT條件下
，HfO2的物理厚度是SiON的6倍多，這將顯著減小柵介質層的量子隧穿的效應

，從而降低柵極漏電流及其引起的功耗。但是利用HK介質材料代替SiON也會引起很多問題，例如導致多晶矽柵耗盡效應形成高阻柵，HK介質材料與多晶矽的界麵會形成界麵失配現象降低載流子遷移率

，HK介質材料還會造成費米能級的釘紮現象。目前半導體業界利用金屬柵（Metal Gate - MG）取代多晶矽柵電極可以解決Vt漂移、多晶矽柵耗盡效應、過高的柵電阻和費米能級的釘紮等現象。利用HK介質材料代替SiON和利用金屬柵取代多晶矽柵的技術稱為HKMG工藝技術。如圖1.16（a）所示，是采用HKMG技術的MOS管結構圖。

 

圖4.16采用HKMG技術的MOS管結構圖和FD-SOI

 

 

當MOS器件的特征尺寸不斷縮小22nm及以下時，僅僅提高溝道的摻雜濃度和降低源漏結深已不能很好的改善短溝道效應。加利福尼亞大學伯克利分校的胡正明教授基於SOI的超薄絕緣層上的平麵矽技術提出UTB-SOI（Ultra Thin Body - UTB）
，也就是FD-SOI晶體管。研究發現要使FD-SOI有效抑製短溝道效應
，並能正常工作，絕緣層上矽膜的厚度應限製在柵長的四分之一左右。對於25nm柵長的晶體管，FD-SOI的矽膜厚度應被控製在5nm左右。FD-SOI晶體管的溝道厚度很小，柵的垂直電場可以有效的控製器件的溝道
，從而降低了器件關閉時的漏電流，抑製短溝道效應。如圖1.16（b）所示，是FD-SOI晶體管的剖麵圖。

 

 

另外
，1989年，Hitachi公司的工程師Hisamotoduichuantongdepingmianxingjingtiguandejiegouzuochugaibiantichudejiyutiguichendi
，caiyongjubuyanghuajueyuangelichendijishuzhizaochuquanhaojindecexianggoudaosanweijingtiguan，chengweiDELTA（Depleted Lean－Channel Transistor）。胡正明教授依據Hisamoto的三維晶體管提出采用三維立體型結構的體FinFET和SOI FinFET代替平麵結構的MOSFET作為集成電路的晶體管，由於三維立體晶體管結構很像魚的鰭
，所以稱為鰭型場效應晶體管。如圖1.17所示，是Bulk FinFET和SOI FinFET晶體管的剖麵圖。

 

FinFET晶體管凸起的溝道區域是一個被三麵柵極包裹的鰭狀半導體，沿源-漏lou方fang向xiang的de鰭qi與yu柵zha重zhong合he的de區qu域yu的de長chang度du為wei溝gou道dao長chang度du。柵zha極ji三san麵mian包bao裹guo溝gou道dao的de結jie構gou增zeng大da了le柵zha與yu溝gou道dao的de麵mian積ji，增zeng強qiang了le柵zha對dui溝gou道dao的de控kong製zhi能neng力li
，從cong而er降jiang低di了le漏lou電dian流liu，抑yi製zhi短duan溝gou道dao效xiao應ying
，同tong時shi也ye有you效xiao的de增zeng加jia了le器qi件jian溝gou道dao的de有you效xiao寬kuan度du
，並bing且qie增zeng加jia了le器qi件jian的de跨kua導dao。另ling外wai為wei了le改gai善shan柵zha極ji漏lou電dian流liu，FinFET晶體管的柵介質也采用HK材料
，柵極也采用金屬柵。

 

圖5.17 Bulk FinFET和SOI FinFET

 

關於《集成電路工藝、閂鎖效應和ESD電路設計》 ：

 

本文摘選自《集成電路工藝
、閂鎖效應和ESD電路設計》第一章第二節的部分內容，這部分內容簡單介紹了MOS器件的發展過程以及所麵臨的挑戰。