靜電在芯片的製造、封裝
、測(ce)試(shi)和(he)使(shi)用(yong)過(guo)程(cheng)中(zhong)無(wu)處(chu)不(bu)在(zai)，積(ji)累(lei)的(de)靜(jing)電(dian)荷(he)以(yi)幾(ji)安(an)培(pei)或(huo)幾(ji)十(shi)安(an)培(pei)的(de)電(dian)流(liu)在(zai)納(na)秒(miao)到(dao)微(wei)秒(miao)的(de)時(shi)間(jian)裏(li)釋(shi)放(fang)，瞬(shun)間(jian)功(gong)率(lv)高(gao)達(da)幾(ji)百(bai)千(qian)瓦(wa)，放(fang)電(dian)能(neng)量(liang)可(ke)達(da)毫(hao)焦(jiao)耳(er)
，對(dui)芯(xin)片(pian)的(de)摧(cui)毀(hui)強(qiang)度(du)極(ji)大(da)。所(suo)以(yi)芯(xin)片(pian)設(she)計(ji)中(zhong)靜(jing)電(dian)保(bao)護(hu)模(mo)塊(kuai)的(de)設(she)計(ji)直(zhi)接(jie)關(guan)係(xi)到(dao)芯(xin)片(pian)的(de)功(gong)能(neng)穩(wen)定(ding)性(xing)，極(ji)為(wei)重(zhong)要(yao)。隨(sui)著(zhe)工(gong)藝(yi)的(de)發(fa)展(zhan)

，器(qi)件(jian)特(te)征(zheng)尺(chi)寸(cun)逐(zhu)漸(jian)變(bian)小(xiao)
，柵(zha)氧(yang)也(ye)成(cheng)比(bi)例(li)縮(suo)小(xiao)。

二氧化矽的介電強度近似為8×106V／cm，因此厚度為10 nm的柵氧擊穿電壓約為8 V左右，盡管該擊穿電壓比3.3 V的電源電壓要高一倍多

，但是各種因素造成的靜電
，一般其峰值電壓遠超過8 V；而且隨著多晶矽金屬化(Polyside)、擴散區金屬化(Silicide)、多晶矽與擴散區均金屬化(Salicid)等新工藝的使用，器件的寄生電阻減小，ESD保護能力大大減弱。

為適應VLSI集成密度和工作速度的不斷提高，新穎的集成電路NSD保護電路構思不斷出現。本文將對ESD失效模式和失效機理進行了介紹，著重從工藝、器件和電路3個層次論述ESD保護模塊的設計思路。

1 ESD的失效模式

因ESD產生的原因及其對集成電路放電的方式不同，表征ESD現象通常有4種模型：人體模型HBM(Hu-man-body Model)、機器模型MM(Machine Model)和帶電器件模型CDM(charged-Device Model)和電場感應模型FIM(Field-Induced Model)。HBM放電過程會在幾百納秒內產生數安培的瞬間放電電流；MM放電的過程更短，在幾納秒到幾十納秒之內會有數安培的瞬間放電電流產生。 CDM放電過程更短，對芯片的危害最嚴重
，在幾納秒的時問內電流達到十幾安培。

ESD引起的失效原因主要有2種：熱(re)失(shi)效(xiao)和(he)電(dian)失(shi)效(xiao)。局(ju)部(bu)電(dian)流(liu)集(ji)中(zhong)而(er)產(chan)生(sheng)的(de)大(da)量(liang)的(de)熱(re)，使(shi)器(qi)件(jian)局(ju)部(bu)金(jin)屬(shu)互(hu)連(lian)線(xian)熔(rong)化(hua)或(huo)芯(xin)片(pian)出(chu)現(xian)熱(re)斑(ban)
，從(cong)而(er)引(yin)起(qi)二(er)次(ci)擊(ji)穿(chuan)，稱(cheng)為(wei)熱(re)失(shi)效(xiao)，加(jia)在(zai)柵(zha)氧(yang)化(hua)物(wu)上(shang)的(de)電(dian)壓(ya)形(xing)成(cheng)的(de)電(dian)場(chang)強(qiang)度(du)大(da)於(yu)其(qi)介(jie)電(dian)強(qiang)度(du)
，導(dao)致(zhi)介(jie)質(zhi)擊(ji)穿(chuan)或(huo)表(biao)麵(mian)擊(ji)穿(chuan)，稱(cheng)為(wei)電(dian)失(shi)效(xiao)。ESD引起的失效有3種失效模式
，他們分別是：

硬失效：物質損傷或毀壞
；

軟失效：邏輯功能的臨時改變；

潛在失效：時間依賴性失效。

2 MOS集成電路中常用的提高ESD能力的手段

2.1 從製程上改進

目前從製程上改進ESD保護能力有2種方法：增加ESD注入工序和增加金屬矽化物阻擋層掩模版。這兩道工序提高了器件承受ESD的能力，但同時也增加了工藝成本。

2.1.1 ESD注入工序(ESD Implantation)

在亞微米工藝中，引進了漏端輕摻雜工序(Low Do-ping Drain)見圖1(a)，zhebugongxuzaiyuanduanhelouduanyuzhajizhongdiededifangshengchengyigeqingchanzanongdudeqianjie，keyijiangdilouduanzaigoudaozhongdedianchangqiangdufenbu，congerkefuyinrezaizixiaoying (Hot CarrierEffect)所造成的器件在使用長時間後Vth漂移的問題。該淺結一般隻有0.2 m左右深

，形成曲率半徑比較小的尖端
，靜電通過時
，會在該尖端先放電引起結的擊穿，導致熱失效。采用LDD結構的MOS器件作輸出級，很容易被靜電擊穿，HMB測試擊穿電壓常低於1 000 V。

在輸入／輸出端口處的MOS器件上增加ESD注入層見圖1(b)，ESD Implantion可以製備深結的傳統MOS器件，從而提高亞微米工藝下器件的ESD保護能力
；在內部電路仍然使用有LDD結構的MOS器件。這樣在提高器件性能的同時又增加了ESD的保護能力。例如在相同chan-nel width(W=300μm)情形下
，LDD結構的 NMOS器件，其ESD防護能力隻有約1 000 V(HBM)
；但ESD-Implant的NMOS元件，其ESD防護能力可提升到4 000 V。

用ESD-Implant Process做的NMOS需要增加抽取SPICE參數的步驟進行電路仿真與設計。另外一種ESD-Implant的方法是在漏結上增加一高濃度注入的P結，使形成的PN結的擊穿電壓低於LDD結構的擊穿電壓
，靜電放電時


，會先從該低擊穿電壓的PN結流過
，而不至於在LDD尖端放電，造成損傷。這種方法不需要對MOS器件作額外的處理。

2.1.2 金屬矽化物阻擋層(Silicide Blocking或Sali-cide Blocking)

Salicide Blocking工藝增加一張掩模版定義SalicideBlocking區域，然後去除該區域的金屬矽化物，使源、漏和柵的方塊電阻值恢複到原來的值，靜電放電時經過大電阻時產生大的壓降，同時電流減小，達到提高ESD的保護能力。增加Salicide Blocking工序
，可以極大程度的提升CMOS IC輸出級的ESD保護能力

，但是Salicide Blocking工序也增加了工藝的複雜度，而且在去除金屬矽化物的同時，會對工藝線造成汙染。

2.2 從器件上改進

器件在不同偏壓下的特性和占用的布局麵積是考核ESD器件的指標。圖2是各種用作ESD保護器件的I-V特性圖。圖2(a)二極管正向工作電壓約在0.8～1.2 V左右
，但是反向工作電壓約在-13～-15 V左右。因此，當相同大小的ESD放電電流流經該二極管時
，在反向靜電壓下產生的熱量遠大於正向靜電壓情形下產生的熱量，即二極管能承受的正向ESD電壓將遠大於反向ESD電壓。

圖2(b)MOS和圖2(c)三極管的ESD承受能力與二次崩潰點電流It2有關。當ESD放電電流大於該器件的It2
，該器件便會造成不可回複性的損傷，且二者的箝製電壓一般較大，導致功率較高。圖2(d)晶閘管(SCR)在正偏與反偏時工作電壓都隻有1 V左右。對比4種器件可看出晶閘管的箝製電壓更低，所以功耗最小

，晶閘管通過相同的電流時占用的麵積也小，綜上晶閘管是最理想的ESD保護器件。

晶閘管的一次擊穿電壓較高，約為30～50 V見圖3(a)，這樣在內部電路都被破壞後晶閘管才會導通釋放靜電壓，起不到對電路的保護作用，所以一般采用SCR與MOS器件的組合形成低電壓觸發晶閘管(LVTSCR)
，MOS器件在擊穿後觸發SCR導通釋放靜電壓，此種組合可有效地將SCR的擊穿電流降到10 V左右，見圖3(b)，從而安全保護內部電路。

2.3 從電路上改進

針對ESD放電的瞬間電壓快速變化，借助電容耦合(coupling)作用使ESD防護電路達到更有效率的保護能力。

在亞微米工藝下，輸入／輸出PAD處的ESD保護用的MOS一般W／L的值較大，在布局上經常畫成叉指結構。但是，在ESD放電發生時，各個叉指不一定會同時導通，若隻有2～3支叉指先導通
，ESD電流便集中流向這2～3支叉指，該器件的ESD防護能力等效於隻有2～3支叉指的防護能力。為克服大尺寸晶體管不均勻導通的情況，可以利用電容耦合作用來使大尺寸晶體管的每一叉指都能均勻地導通。

圖4(a)利用電容耦合作用使大尺寸晶體管均勻導通
，NMOS的雜散Cgd電容做耦合器件
，通過場氧NMOS加強了耦合電容的效用，當正的ESD電壓突然出現在PAD上時

，由於電容耦合作用NMOS柵極電壓跟著上升
，故大尺寸NMOS均勻導通而進入驟回崩潰區(snapback region)
，ESD放電能量便可均勻分散到每一叉指來承受
，真正發揮大尺寸晶體管器件應有的ESD防護水準。

圖4(b)是電容耦合技術應用於輸入級ESD防護電路上的一種安排，GCNMOS(Gate-Couple NMOS)是ESD電流旁通用的器件
，尺寸較大。

因應用在輸入端，故其柵極需經電阻Rg(～10 kΩ)接地，以使該GCNMOS在CMOSIC工作時是關閉的。另有-NMOS連接成電容狀Cc加強電容耦合作用。當有正的ESD電壓在輸入PAD上發生時，一部分的正電壓會經由Cd與Cc耦合到GCNMOs的柵極，柵極電壓會經由Rg放電到地去，Rg的大小會影響柵極電壓的維持(Holding)時間。GCNMOS因而可以達到均勻導通的目的，以提升其ESD防護能力。

3 結 語

MOS集成電路ESD保護電路基於工藝級別

、器件級別和電流級別的改進
，已有大量優秀的ESD保護電路出現，ESD保護電路強度已超過2 000 V(采用HBM模型試驗)。幾種方法結合製造的ESD保護電路，如采用柵耦合PTLSCR／NTLSCR ESD保護電路
，可有效的對深亞微米CMOS IC薄柵氧化層保護，而且占用的版圖麵積隻占傳統ESD保護電路的1／2左右。

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