在(zai)電(dian)子(zi)係(xi)統(tong)中(zhong)選(xuan)擇(ze)什(shen)麼(me)類(lei)型(xing)的(de)去(qu)耦(ou)電(dian)容(rong)
，以(yi)及(ji)如(ru)何(he)對(dui)這(zhe)些(xie)電(dian)容(rong)進(jin)行(xing)合(he)理(li)的(de)布(bu)局(ju)
，有(you)一(yi)套(tao)較(jiao)為(wei)嚴(yan)格(ge)的(de)數(shu)學(xue)模(mo)型(xing)和(he)理(li)論(lun)，同(tong)時(shi)還(hai)需(xu)要(yao)相(xiang)應(ying)的(de)分(fen)析(xi)工(gong)具(ju)進(jin)行(xing)分(fen)析(xi)。由(you)於(yu)這(zhe)部(bu)分(fen)內(nei)容(rong)超(chao)出(chu)了(le)本(ben)書(shu)的(de)研(yan)究(jiu)範(fan)圍(wei)，因(yin)此(ci)本(ben)節(jie)僅(jin)采(cai)用(yong)一(yi)些(xie)現(xian)成(cheng)的(de)結(jie)果(guo)和(he)Xilinx的一些推薦數據來完成去耦網絡的設計。

在使用去耦電容時，重要的是減少引線長度和減小寄生電感，並將電容盡可能地安裝在器件邊上。為此，電源和地之間的閉環回路(該閉環回路與EMI特性有關)需要在CPLD／FPGA器件的電源腳附近放置一個去耦電容來實現。距離電源引腳越近，效果會越好。

由於器件工作的頻率越高
，轉換速率越陡峭，所產生的RF電(dian)流(liu)頻(pin)譜(pu)就(jiu)越(yue)大(da)
，需(xu)要(yao)並(bing)接(jie)各(ge)種(zhong)去(qu)耦(ou)電(dian)容(rong)。並(bing)接(jie)電(dian)容(rong)的(de)放(fang)置(zhi)一(yi)般(ban)用(yong)於(yu)過(guo)濾(lv)高(gao)頻(pin)町(ding)胄(zhou)邕(yong)量(liang)並(bing)對(dui)線(xian)路(lu)板(ban)噪(zao)聲(sheng)產(chan)生(sheng)旁(pang)路(lu)作(zuo)用(yong)，通(tong)常(chang)將(jiang)多(duo)種(zhong)電(dian)容(rong)成(cheng)對(dui)圍(wei)繞(rao)在(zai)CPLD／FPGA器件四周
，放置在電源和接地引腳之間。在50 MHz係統頻率以下，最典型的高頻去耦電容為0.1μF與0.001μF並聯。在更高時鍾頻率下，則應選擇0.01μF和100μF電容並聯。

在實際應用中，使用最多的去耦電容器是鉭電解電容和高頻陶瓷片電容。去耦電容通常是根據時鍾或器件工作的第1諧波來選擇
，而主要的RF電流是由3次諧波或5cixiebochanshengde。cishihaiyingkaolvgaixiangweidexiebo

，xuyaoliyonggezhongdianronglaiquou。lingwai
，shizhongdexiebofenliangyeshiyigebixukaolvdecanshu，tongchangzhiyaoduishizhongde5次(ci)諧(xie)波(bo)以(yi)下(xia)的(de)分(fen)量(liang)進(jin)行(xing)處(chu)理(li)就(jiu)足(zu)夠(gou)了(le)。如(ru)下(xia)圖(tu)所(suo)示(shi)為(wei)常(chang)用(yong)去(qu)耦(ou)電(dian)容(rong)器(qi)的(de)自(zi)激(ji)頻(pin)率(lv)響(xiang)應(ying)曲(qu)線(xian)，在(zai)自(zi)激(ji)頻(pin)率(lv)點(dian)附(fu)近(jin)等(deng)效(xiao)阻(zu)抗(kang)最(zui)小(xiao)
，去(qu)耦(ou)的(de)效(xiao)果(guo)也(ye)最(zui)好(hao)。在(zai)設(she)計(ji)中(zhong)，不(bu)同(tong)的(de)電(dian)容(rong)器(qi)扮(ban)演(yan)不(bu)同(tong)的(de)角(jiao)色(se)。

圖1：常用去耦電容器的自激頻率響應曲線