【導讀】持續的器件微縮導致特征尺寸變小
，工藝步驟差異變大
，工藝窗口也變得越來越窄[1]。半導體研發階段的關鍵任務之一就是尋找工藝窗口較大的優秀集成方案。如果晶圓測試數據不足，評估不同集成方案的工藝窗口會變得困難。為克服這一不足，我們將舉例說明如何借助虛擬製造評估 DRAM 電容器圖形化工藝的工藝窗口。

持續的器件微縮導致特征尺寸變小，工藝步驟差異變大

，工藝窗口也變得越來越窄[1]。半(ban)導(dao)體(ti)研(yan)發(fa)階(jie)段(duan)的(de)關(guan)鍵(jian)任(ren)務(wu)之(zhi)一(yi)就(jiu)是(shi)尋(xun)找(zhao)工(gong)藝(yi)窗(chuang)口(kou)較(jiao)大(da)的(de)優(you)秀(xiu)集(ji)成(cheng)方(fang)案(an)。如(ru)果(guo)晶(jing)圓(yuan)測(ce)試(shi)數(shu)據(ju)不(bu)足(zu)，評(ping)估(gu)不(bu)同(tong)集(ji)成(cheng)方(fang)案(an)的(de)工(gong)藝(yi)窗(chuang)口(kou)會(hui)變(bian)得(de)困(kun)難(nan)。為(wei)克(ke)服(fu)這(zhe)一(yi)不(bu)足(zu)

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在 DRAM 器件開發中，必須在矽晶圓上刻蝕用於存儲電荷的電容孔陣列。可用來製造 40nm 孔陣列的圖形化方案包括極紫外光刻刻蝕、四重光刻刻蝕、雙自對準雙重圖形化技術 (SADP)（80nm芯軸間距）和雙自對準四重圖形化技術 (SAQP)（160nm芯軸間距）。在這項研究中，我們選擇了浸潤式雙 SADP 和 SAQP 圖形化方案，並對其工藝靈敏性和工藝窗口進行了比較。我們為每個圖形化方案 (SADP和SAQP) 建立了虛擬工藝流程（如圖1），並將電容器孔麵積作為電容及其均勻性分析的衡量標準。為了算出孔麵積的變化範圍，我們在 SEMulator3D 中使用結構搜索，尋找 4×4 孔陣列中電容器孔麵積的最小值和最大值
，並計算出平均麵積和麵積差值。圖2顯示了一次輸出結構的測量結果，其中確定了結構中孔麵積的最小值和最大值。

圖1：SADP和SAQP的主要工藝步驟

圖2：最小麵積與最大麵積的虛擬測量結果

基於以上的虛擬流程和測量，我們使用 SEMulator3D 分析模塊
，進行了3000次蒙特卡羅實驗。我們將芯軸關鍵尺寸和間隔層厚度設置為實驗設計的輸入參數，將平均麵積和麵積變化範圍設置為輸出參數。表1列出了 SADP 和 SAQP 工藝的輸入參數值範圍。虛擬實驗設計結果幫助我們研究每項輸入對平均麵積和麵積變化範圍的影響。在表1中，MX 表示 X 方向芯軸關鍵尺寸；MY 表示 Y 方向芯軸關鍵尺寸；SPX1 表示 X 方向第一個間隔層厚度
；SPX2 表示 X 方向第二個間隔層厚度

；SPY1 表示 Y 方向第一個間隔層厚度

；SPY2 表示 Y 方向第二個間隔層厚度。

表1：實驗設計變量及輸入範圍

平均麵積越大、麵積變化範圍越小，電容分布就越密集且均勻。通常認為，平均麵積在900nm2至1100nm2之間，麵積變化範圍小於200nm2被定義為實驗成功。在特定條件下，可以為工藝窗口算出成功模擬實驗在總體實驗所占比率（稱為規格內比率），從而生成平均值和3-sigma（±3*標準差）分布。這個比率表示產生成功標準範圍內平均麵積和麵積變化範圍需要的輸入組合比例。

為了最大化平均±3 sigma窗口中的實驗成功次數
，可以通過調整輸入工藝參數平均值的方法，優化規格內比率[2]。如果優化後的規格內比率仍然不夠高，還可以通過提高規格 (3 sigma) 要求，進一步對其進行優化。我們計算了不同條件下 SADP 和 SAQP 工藝的規格內比率。在 3 sigma 分布相同的情況下，SADP 工藝的規格內比率比 SAQP 工藝高約10%。調整芯軸關鍵尺寸的 3-sigma 規格後，SADP 工藝的規格內比率接近100%。當芯軸關鍵尺寸相同時
，SAQP 工藝的規格內比率較低，表明 SAQP 工藝窗口需要進一步緊縮。

結論

在這項研究中，我們使用虛擬製造為先進 DRAM 結構中的電容器形成工藝進行了工藝窗口評估和優化。虛擬評估提供了明確且可量化的指導，幫助我們判斷在先進 DRAM 結(jie)構(gou)中(zhong)使(shi)用(yong)不(bu)同(tong)圖(tu)形(xing)化(hua)方(fang)案(an)的(de)工(gong)藝(yi)難(nan)題(ti)。最(zui)重(zhong)要(yao)的(de)是(shi)，我(wo)們(men)能(neng)在(zai)晶(jing)圓(yuan)實(shi)驗(yan)前(qian)確(que)定(ding)每(mei)個(ge)圖(tu)形(xing)化(hua)方(fang)案(an)的(de)最(zui)佳(jia)工(gong)藝(yi)目(mu)標(biao)組(zu)合(he)和(he)條(tiao)件(jian)允(yun)許(xu)的(de)最(zui)大(da)工(gong)藝(yi)窗(chuang)口(kou)。

參考資料：

1.A.J., Strojwas, 2006 IEEE International Symposium on Semiconductor Manufacturing (pp. xxiii-xxxii).

2.Q. Wang, Y. D. Chen, J.  Huang, W. Liu and E. Joseph, 2020 China Semiconductor Technology International Conference (CSTIC) (pp. 1-3).

(作者：泛林集團 Semiverse Solutions 部門半導體工藝與整合高級工程師王青鵬博士)

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