多數SAR ADC都提供獨立的數字I/O電源輸入（VIO或VDRIVE），後者決定接口的工作電壓和邏輯兼容性。此引腳應與主機接口（MCU
、DSP或FPGA）電源具有相同的電壓。數字輸入一般應在DGND-0.3 V與VIO + 0.3 V之間，以避免違反絕對最大額定值。須在VIO引腳與DGND之間連接走線短的去耦電容。

 

采用多個電源的ADC可能擁有明確的上電序列。應用筆記AN-932《電源序列》為這些ADC電源的設計提供了良好的參考。為了避免正向偏置ESD二極管，避免數字內核加電時處於未知狀態
，要在接口電路前打開I/O電源。模擬電源通常在I/O電源之前加電，但並非所有ADC均是如此。請參閱並遵循數據手冊中的內容，確保序列正確。

 

 

為了確保初始化正確無誤
，有些SAR ADC要求處於某些邏輯狀態或序列，以實現複位
、待機或關斷等數字功能。在所有電源都穩定之後，應施加指定脈衝或組合，以確保ADC啟動時的狀態符合預期。例如

，一個高脈衝在RESET上持續至少50 ns
，這是配置AD7606以使其在上電後能正常運行所必須具備的條件。

 

在所有電源均完全建立之前，不得切換數字引腳。對於SAR ADC，轉換開始引腳CNVST可能對噪聲敏感。在圖1所示示例中
，當AVCC
、DVCC和VDRIVE仍在上升時，主機cPLD拉高CNVST。這可能使AD7367進入未知狀態，因此
，在電源完全建立之前，主機應使CNVST保持低電平。

 

圖1. 在電源上升時拉高CNVST可能導致未知狀態

 

 

轉換完成之後，主機可以通過串行或並行接口讀取數據。為了正確讀取數據，須遵循特定的時序策略
，比如，SPI總線需要采用哪種模式等。不得違反數字接口時序規範，尤其是ADC和主機的建立和保持時間。最大比特率取決於整個循環，而不僅僅是最小額定時鍾周期。圖2和下列等式展示了如何計算建立和保持時間裕量。主機把時鍾發送至ADC並讀取ADC輸出的數據。

 

圖2. 建立和保持時序裕量

 

tCYCLE： 時鍾周期

tJITTER： 時鍾抖動

tSETUP： 主機建立時間

tHOLD： 主機保持時間

tPROP_DATA： 從ADC到主機的傳輸線路的數據傳播延遲

tPROP_CLK： 從主機到ADC的傳輸線路的數據傳播延遲

tDRV： 時鍾上升/下降沿後的數據輸出有效時間

tMARGIN： 裕量時間大於等於0表示達到建立時間或保持時間要求
，小於0表示未達到建立時間或保持時間要求。

 

 

tMARGIN_SETUP = tCYCLE, MIN – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK –

 

建立時間等式以最大係統延遲項定義最小時鍾周期時間或最大頻率。要達到時序規格，必須大於等於0。提高周期（降低時鍾頻率）以解決係統延遲過大問題。對於緩衝器
、電平轉換器、隔離器或總線上的其他額外元件，把額外延遲加入tPROP_CLK和tPROP_DATA。

 

類似地，主機的保持時間裕量為

 

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER –

 

保持時間等式規定了最小係統延遲要求
，以避免因違反保持時間要求而出現邏輯錯誤。要達到時序規格，必須大於等於0。

 

公司帶SPI接口的許多SAR ADC都是從CS或CNV的下降沿為MSB提供時鍾信號
，剩餘的數據位則跟隨SCLK的下降沿，如圖3所示。在讀取MSB數據時，要使用等式中的tEN而非tDRV。

 

圖3. AD7980 3線CS模式下的SPI時序

 

因此
，除了最大時鍾速率以外，數字接口的最大工作速率也取決於建立時間、保持時間
、數據輸出有效時間、傳播延遲和時鍾抖動。

 

在圖4中，DSP主機訪問AD7980處於3線CS模式下，其中
，VIO = 3.3 V。DSP鎖存SCLK下降沿上的SDO信號。DSP的額定最小建立時間為5 ns
，最小保持時間為2 ns。對於典型的FR-4PCB板，傳播延遲約為180 ps/in。緩衝器的傳播延遲為5 ns。CNV
、SCLK和SDO的總傳播延遲為

 

tPROP = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns

 

tJITTER = 1 ns。主機SCLK的工作頻率為30 MHz，因此
，tCYCLE= 33 ns

 

tSETUP_MARGIN= 33 ns –1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

 

tHOLD_MARGIN= 11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

 

建立時間和保持時間裕量均為正

，因此，SPI SCLK可以在30 MHz下工作。

 

圖4. DSP和AD7980之間的數字接口

 

 

數字信號完整性（包括時序和信號質量）確保：在額定電壓下接收信號
；不相互幹擾；不損壞其他器件；不汙染電磁頻譜。信號質量由多個項定義，如圖5所示。本部分將介紹過衝、振鈴
、反射和串擾。

 

圖5. 常用信號質量規格

 

反fan射she是shi阻zu抗kang不bu匹pi配pei導dao致zhi的de結jie果guo。當dang信xin號hao沿yan著zhe走zou線xian傳chuan播bo時shi，每mei個ge接jie口kou處chu的de瞬shun時shi阻zu抗kang都dou不bu相xiang同tong。部bu分fen信xin號hao會hui反fan射she回hui去qu
，部bu分fen信xin號hao會hui繼ji續xu沿yan著zhe線xian路lu傳chuan播bo。反fan射she可ke能neng在zai接jie收shou器qi端duan產chan生sheng過guo衝chong、欠衝、振鈴和非單調性時鍾邊沿。

 

過衝和欠衝可能損壞輸入保護電路，或者縮短IC的使用壽命。圖6所示為AD7606的絕對最大額定值。數字輸入電壓應在–0.3 V和VDRIVE + 0.3 V之間。另外
，如果振鈴高於最大VIL或小於最小VIH可能導致邏輯誤差。

 

絕對最大額定值

 

除非另有說明，TA = 25℃

 

圖6. AD7606的絕對最大額定值

 

為了減少反射：

 

盡量縮短走線的長度

控製走線的特性阻抗

消除分支

使用適當的端接方案

用環路麵積小的固體金屬作為返回電流參考平麵

使用較低的驅動電流和壓擺率

 

針對走線特性阻抗的計算
，目前有許多軟件工具或網站
，比如Polar Instruments Si9000 PCBchuanshuxianluchangqiujieqi。jiezhuzhexiegongju，texingzukangjisuanqilaifeichangjiandan
，zhixuxuanzechuanshuxianluxinghaobingshezhixiangyingdecanshujike，birudianjiezhileixinghehouduyijizouxiankuandu、厚度和隔離。

 

作為一種新興標準
，IBIS用於描述IC數字I/O的模擬行為。ADI提供針對SAR ADC的IBIS模型。預布局仿真可檢測時鍾分布、芯片封裝類型、電路板堆疊、網(wang)絡(luo)拓(tuo)撲(pu)結(jie)構(gou)和(he)端(duan)接(jie)策(ce)略(lve)。也(ye)可(ke)檢(jian)測(ce)串(chuan)行(xing)接(jie)口(kou)時(shi)序(xu)限(xian)製(zhi)以(yi)便(bian)為(wei)定(ding)位(wei)和(he)布(bu)局(ju)提(ti)供(gong)指(zhi)導(dao)。後(hou)仿(fang)真(zhen)可(ke)驗(yan)證(zheng)設(she)計(ji)是(shi)否(fou)符(fu)合(he)所(suo)有(you)指(zhi)導(dao)方(fang)針(zhen)和(he)限(xian)製(zhi)的(de)要(yao)求(qiu)
，同(tong)時(shi)檢(jian)測(ce)是(shi)否(fou)存(cun)在(zai)反(fan)射(she)
、振鈴
、串擾等違反要求的情況。

 

在圖7中，一個驅動器通過一條12英寸的微帶線路連接SCLK1，另一個驅動器通過一個與微帶串聯的43Ω電阻連接SCLK2。

 

圖7. 驅動

 

在圖8中
，SCLK1上的大過衝違反了–0.3 V至+3.6 V的絕對最大額定值。串聯電阻可減小SCLK2上的壓擺率，使信號處於額定值之內。

 

圖8. AD7606 IBIS過衝模型仿真

 

串擾是能量通過互電容（電場）或互感（磁場）在並行傳輸線路間耦合的情況。串擾量取決於信號的上升時間
、並行線路的長度以及它們之間的間距。

 

控製串擾的一些常用方法為：

 

增加線路間距

減小並行布線

使走線靠近參考金屬平麵

使用適當的端接方案

減小信號壓擺率

 

 

數字活動可能導致SAR ADC性能下降，使SNR因數字地或電源噪聲
、采樣時鍾抖動和數字信號幹擾而減小。

 

孔徑或采樣時鍾抖動設定SNR限值，尤其是對高頻輸入信號。係統抖動有兩個來源： 來自片內采樣保持電路的孔徑抖動（內部抖動）
，以及采樣時鍾上的抖動（外部抖動）。孔徑抖動為轉換間的采樣時間變化
，為ADC的函數。采樣時鍾抖動通常為主要誤差源，但兩個源都會導致模擬輸入采樣時間變化，如圖9所示。它們的影響難以區分。

 

總抖動會產生誤差電壓，ADC總SNR的限製因素為

 

 

總抖動 = tJ (rms)

總抖動 = √（ADC孔徑抖動）2+（采樣時鍾抖動）2

 

其中，f為模擬輸入頻率，tJ為總時鍾抖動。

 

圖9. 采樣時鍾抖動導致的誤差電壓

 

數字輸出開關導致的電源噪聲應與敏感的模擬電源相隔離。分別去耦模擬和數字電源，密切注意地回流路徑。

 

高精度SAR ADCkenengduishuzijiekoushangdehuodonghenmingan，jishidianyuanshidangquouhegelishi。tufashizhongwangwangyouyulianxushizhong。shujushoucetongchanghuiliechujiekoubuyinghuodongdeanjingshijian。zaijiaogaotuntusulvtiaojianxia，kenengnanyijianshaozhexieshijianneideshuzihuodong
，tongchangweicaiyangshikejichuxianguanjianweipanduandianshi。

 

結論

 

密切注意數字活動

，確保SAR ADC轉換有效。數字活動導致的誤差可能使SAR ADC進入未知狀態，導致故障，或者降低性能。希望本文能幫助設計師排查根本原因
，同時還能提供解決方案。