對於基於FPGA的電路板而言，需要四至五個不同的低壓電源對不同元件供電在現已經非常普遍。從最開始的3.3V，然後逐步降至2.5V、1.8V

、1.5V，現在的低壓僅為1.2V。每個新一代FPGA似乎都需要一個新的低電源電壓。除此之外，新的通信和內存技術還需要額外的新I/O電源電壓和終端電壓。現在，基於FPGA的電路板經常需要四至五個不同的低電壓來為不同的元件供電。

　　

同時，CMOS門數的增加和時鍾速度的提高導致了功率要求的提高。例如，Altera公司在其FPGA的Stratix/Stratix GX產品係統中提供了14個不同產品。在所需的功率方麵，100 MHz下最小的FPGA時鍾所需的核心邏輯的峰值功率小於1.5 W，然而當時鍾速度為300 MHz時，最大的FPGA時鍾所需的核心邏輯的峰值功率卻將近21W。這些趨勢使電路板設計者不得不使用更多而且性能更好的電源。值得慶幸的是，最新一代的低壓電源管理IC完全能夠滿足這些高性能電路板提出的要求。

　　

　　

圖 1顯示了用於從+5V輸入產生四個電源電壓的單芯片解決方案。ISL6521(＄1.5625)同步降壓調節器包括三個線性調節器/控製器
，它可以給電路板提供額外的電壓。120mA以下的I/O和IAUX電流可以直接從線性調節器輸出管腳（如圖所示的2.5V和1.8V）提供。另外，它們還可以用來控製外部晶體管。所有輸出電壓都可以使用電阻分壓器進行全麵調整。

　　

ISL6521

在接通輸入電源時會自動初始化。通電重設（POR）功能會繼續監視VCC管腳處的輸入偏置電源，POR功能會在偏置電源電壓超過其POR閾值時初始化軟啟動操作。所有電壓都會在不超過40ms單調降低
，這通常是FPGA的要求。電流IC和模塊技術可以在單個IC上(shang)的(de)每(mei)個(ge)輸(shu)出(chu)之(zhi)間(jian)或(huo)者(zhe)在(zai)單(dan)個(ge)封(feng)裝(zhuang)內(nei)獲(huo)得(de)非(fei)常(chang)好(hao)的(de)隔(ge)離(li)。板(ban)級(ji)電(dian)源(yuan)耦(ou)合(he)很(hen)可(ke)能(neng)是(shi)因(yin)為(wei)外(wai)部(bu)元(yuan)件(jian)的(de)選(xuan)擇(ze)不(bu)佳(jia)和(he)布(bu)局(ju)錯(cuo)誤(wu)，而(er)不(bu)在(zai)於(yu)兩(liang)個(ge)電(dian)源(yuan)共(gong)享(xiang)一(yi)個(ge)IC。本示例假設有一個+5V的電源，所選的FPGA需要在電流為2A時核心電壓為1.2V。根據幾個基本降壓轉換器原則來選擇開關元件以支持 FPGA核心啟動。首先，產生想要的輸出電壓所需的工作周期取決於最大開關調節器IC。降壓轉換器的工作周期（d）定義為：d=VOUT/VIN （1）

針對這個設計示例
，得到的工作周期是24%。 ISL6521支持工作周期在0%至100%範圍內的操作
，但是輸出電壓範圍限製在0.8V至4.5V之間。不是所有控製器都支持整個工作周期範圍，當處理電壓為輸出電壓範圍的兩極端值時的負載瞬態時
，這個問題就出現了。FPGA 核心電壓對準確性的要求視產品係列和提供商而不同。本示例假設FPGA核心電壓的所需準確度為+5%或者電壓為60mV，這也是標準情況。該電壓應與控製器的輸出電壓調節（2%或者24mV）進行比較。如果控製器IC的輸出電壓調節大於FPGA的核心電壓所需的準確度
，則該控製器無法滿足FPGA要求。FPGA所需的準確度和PWM的輸出電壓調節之差使得輸出電壓窗口能夠支持開關電源的輸出電壓脈動和允許的瞬態偏差。

　　

這個示例中
，電壓窗口為36mV。接下來選擇峰到峰輸出電壓脈動，選定一個合理的值10mV。輸出電壓脈動必須落在所計算出的電壓窗口內，或者需要一個調節容差較小的控製器。選擇較大的輸出電感器或較低的等效串聯電阻（ESR）輸出電容器可以減小輸出電壓脈動。