中心議題：

• 信號完整性的電路板設計準則

解決方案：

• 電路板的層疊
• 串擾和阻抗控製

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信號完整性(SI)問題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之後才增加端接器件。SI設計規劃的工具和資源不少，本文探索信號完整性的核心議題以及解決SI問題的幾種方法，在此忽略設計過程的技術細節。

1 SI問題的提出

隨著IC輸出開關速度的提高，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今後一定會遇到信號完整性問題。

信號完整性問題主要指信號的過衝和阻尼振蕩現象，它們主要是IC驅(qu)動(dong)幅(fu)度(du)和(he)跳(tiao)變(bian)時(shi)間(jian)的(de)函(han)數(shu)。也(ye)就(jiu)是(shi)說(shuo)，即(ji)使(shi)布(bu)線(xian)拓(tuo)撲(pu)結(jie)構(gou)沒(mei)有(you)變(bian)化(hua)，隻(zhi)要(yao)芯(xin)片(pian)速(su)度(du)變(bian)得(de)足(zu)夠(gou)快(kuai)，現(xian)有(you)設(she)計(ji)也(ye)將(jiang)處(chu)於(yu)臨(lin)界(jie)狀(zhuang)態(tai)或(huo)者(zhe)停(ting)止(zhi)工(gong)作(zuo)。我(wo)們(men)用(yong)兩(liang)個(ge)實(shi)例(li)來(lai)說(shuo)明(ming)信(xin)號(hao)完(wan)整(zheng)性(xing)設(she)計(ji)是(shi)不(bu)可(ke)避(bi)免(mian)的(de)。

在通信領域
，前沿的電信公司正為語音和數據交換生產高速電路板(高於500MHz)，cishichengbenbingbutebiezhongyao，yinerkeyijinliangcaiyongduocengban。zheyangdedianlubankeyishixianchongfenjiedibingrongyigouchengdianyuanhuilu，yekeyigenjuxuyaocaiyongdalianglisandeduanjieqijian
，danshishejibixuzhengque，bunengchuyulinjiezhuangtai。

SI和EMCzhuanjiazaibuxianzhiqianyaojinxingfangzhenhejisuan，ranhou，dianlubanshejijiukeyizunxunyixiliefeichangyangedeshejiguize，zaiyouyiwendedifang，keyizengjiaduanjieqijian
，congerhuodejinkenengduodeSI安全裕量。電路板實際工作過程中，總會出現一些問題，為此，通過采用可控阻抗端接線，可以避免出現SI問題。簡而言之，超標準設計可以解決SI問題。

下麵介紹設計過程通用的SI設計準則。

2 設計前的準備工作

在設計開始之前，必須先行思考並確定設計策略
，這樣才能指導諸如元器件的選擇
、工藝選擇和電路板生產成本控製等工作。就SI而言，要預先進行調研以形成規劃或者設計準則
，從而確保設計結果不出現明顯的SI問題
、串擾或者時序問題。有些設計準則可以由IC製造商提供，然而，芯片供貨商提供的準則(或者你自己設計的準則)存在一定的局限性，按照這樣的準則可能根本設計不了滿足SI要求的電路板。如果設計規則很容易，也就不需要設計工程師了。

在實際布線之前
，首先要解決下列問題，在多數情況下，這些問題會影響你正在設計(或者正在考慮設計)的電路板，如果電路板的數量很大，這項工作就是有價值的。

3 電路板的層疊

某些項目組對PCB層ceng數shu的de確que定ding有you很hen大da的de自zi主zhu權quan，而er另ling外wai一yi些xie項xiang目mu組zu卻que沒mei有you這zhe種zhong自zi主zhu權quan，因yin此ci，了le解jie你ni所suo處chu的de位wei置zhi很hen重zhong要yao。與yu製zhi造zao和he成cheng本ben分fen析xi工gong程cheng師shi交jiao流liu可ke以yi確que定ding電dian路lu板ban的de層ceng疊die誤wu差cha，這zhe時shi還hai是shi發fa現xian電dian路lu板ban製zhi造zao公gong差cha的de良liang機ji。比bi如ru，如ru果guo你ni指zhi定ding某mou一yi層ceng是shi50Ω阻抗控製，製造商怎樣測量並確保這個數值呢？

其它的重要問題包括︰yuqidezhizaogongchashiduoshao？zaidianlubanshangyuqidejueyuanchangshushiduoshao？xiankuanhejianjudeyunxuwuchashiduoshao？jiedicenghexinhaocengdehouduhejianjudeyunxuwuchashiduoshao？suoyouzhexiexinxikeyizaiyubuxianjieduanshiyong。

根據上述數據，你就可以選擇層疊了。注意，幾乎每一個插入其它電路板或者背板的PCBdouyouhouduyaoqiu，erqieduoshudianlubanzhizaoshangduiqikezhizaodebutongleixingdecengyougudingdehouduyaoqiu，zhejianghuijidadiyueshuzuizhongcengdiedeshumu。nikenenghenxiangyuzhizaoshangjinmihezuolaidingyicengdiedeshumu。yinggaicaiyongzukangkongzhigongjuweibutongcengshengchengmubiaozukangfanwei

，wubiyaokaolvdaozhizaoshangtigongdezhizaoyunxuwuchahelinjinbuxiandeyingxiang。

在信號完整的理想情況下
，所有高速節點應該布線在阻抗控製內層(例如帶狀線)
，但是實際上，工程師必須經常使用外層進行所有或者部分高速節點的布線。要使SI最佳並保持電路板去耦，就應該盡可能將接地層/電源層成對布放。如果隻能有一對接地層/電源層，你就隻有將就了。如果根本就沒有電源層
，根據定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。

4 串擾和阻抗控製

來自鄰近信號線的耦合將導致串擾並改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距(或者平行布線長度)。比如，欲將時鍾到數據信號節點的串擾限製在100mVyinei
，queyaoxinhaozouxianbaochipingxing，nijiukeyitongguojisuanhuofangzhen，zhaodaozairenhegeidingbuxiancengshangxinhaozhijiandezuixiaoyunxujianju。tongshi，ruguoshejizhongbaohanzukangzhongyaodejiedian(或者是時鍾或者專用高速內存架構)，你就必須將布線放置在一層(或若幹層)上以得到想要的阻抗
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5 重要的高速節點

延遲和時滯是時鍾布線必須考慮的關鍵因素。因為時序要求嚴格，這種節點通常必須采用端接器件才能達到最佳SI質量。要預先確定這些節點，同時將調節元器件放置和布線所需要的時間加以計劃
，以便調整信號完整性設計的指針。

6 技術選擇

不(bu)同(tong)的(de)驅(qu)動(dong)技(ji)術(shu)適(shi)於(yu)不(bu)同(tong)的(de)任(ren)務(wu)。信(xin)號(hao)是(shi)點(dian)對(dui)點(dian)的(de)還(hai)是(shi)一(yi)點(dian)對(dui)多(duo)抽(chou)頭(tou)的(de)？信(xin)號(hao)是(shi)從(cong)電(dian)路(lu)板(ban)輸(shu)出(chu)還(hai)是(shi)留(liu)在(zai)相(xiang)同(tong)的(de)電(dian)路(lu)板(ban)上(shang)？允(yun)許(xu)的(de)時(shi)滯(zhi)和(he)噪(zao)聲(sheng)裕(yu)量(liang)是(shi)多(duo)少(shao)？作(zuo)為(wei)信(xin)號(hao)完(wan)整(zheng)性(xing)設(she)計(ji)的(de)通(tong)用(yong)準(zhun)則(ze)

，轉(zhuan)換(huan)速(su)度(du)越(yue)慢(man)
，信(xin)號(hao)完(wan)整(zheng)性(xing)越(yue)好(hao)。50MHZ時鍾采用500PS上升時間是沒有理由的。一個2-3NS的擺率控製器件速度要足夠快

，才能保證SI的品質
，並有助於解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。

在新型FPGA可編程技術或者用戶定義ASIC中，可以找到驅動技術的優越性。采用這些定製(或者半定製)器件，你就有很大的餘地選定驅動幅度和速度。設計初期
，要滿足FPGA(或ASIC)設計時間的要求並確定恰當的輸出選擇，如果可能的話，還要包括引腳選擇。

在這個設計階段，要從IC供貨商那裏獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應的仿真模型(可能是IBIS模型)。

最後，在預布線和布線階段你應該建立一係列設計指南，它們包括：目標層阻抗
、布線間距、傾向采用的器件工藝
、重要節點拓撲和端接規劃。

7 預布線階段

預布線SI規劃的基本過程是首先定義輸入參數範圍(驅動幅度、阻抗、跟蹤速度)和可能的拓撲範圍(最小/最大長度、短線長度等)
，然後運行每一個可能的仿真組合
，分析時序和SI仿真結果
，最後找到可以接受的數值範圍。

接著，將工作範圍解釋為PCB布線的布線約束條件。可以采用不同軟件工具執行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數用戶而言，時序信息實際上比SI結果更為重要，互連仿真的結果可以改變布線，從而調整信號通路的時序。

zaiqitayingyongzhong，zhegeguochengkeyiyonglaiquedingyuxitongshixuzhizhenbujianrongdeyinjiaohuozheqijiandebuju。cishi，youkenengwanquanquedingxuyaoshougongbuxiandejiedianhuozhebuxuyaoduanjiedejiedian。duiyukebianchengqijianheASIC來說，此時還可以調整輸出驅動的選擇，以便改進SI設計或避免采用離散端接器件。

8 布線後SI仿真

一般來說，SI設計指導規則很難保證實際布線完成之後不出現SI或(huo)時(shi)序(xu)問(wen)題(ti)。即(ji)使(shi)設(she)計(ji)是(shi)在(zai)指(zhi)南(nan)的(de)引(yin)導(dao)下(xia)進(jin)行(xing)，除(chu)非(fei)你(ni)能(neng)夠(gou)持(chi)續(xu)自(zi)動(dong)檢(jian)查(zha)設(she)計(ji)，否(fou)則(ze)


，根(gen)本(ben)無(wu)法(fa)保(bao)證(zheng)設(she)計(ji)完(wan)全(quan)遵(zun)守(shou)準(zhun)則(ze)，因(yin)而(er)難(nan)免(mian)出(chu)現(xian)問(wen)題(ti)。布(bu)線(xian)後(hou)SI仿真檢查將允許有計劃地打破(或者改變)設計規則，但是這隻是出於成本考慮或者嚴格的布線要求下所做的必要工作。

9 後製造階段

采取上述措施可以確保電路板的SI設計品質，在電路板裝配完成之後
，仍然有必要將電路板放在測試平台上，利用示波器或者TDR(時域反射計)測ce量liang

，將jiang真zhen實shi電dian路lu板ban和he仿fang真zhen預yu期qi結jie果guo進jin行xing比bi較jiao。這zhe些xie測ce量liang數shu據ju可ke以yi幫bang助zhu你ni改gai進jin模mo型xing和he製zhi造zao參can數shu，以yi便bian你ni在zai下xia一yi次ci預yu設she計ji調tiao研yan工gong作zuo中zhong做zuo出chu更geng佳jia的de(更少的約束條件)決策。

10 模型的選擇

關(guan)於(yu)模(mo)型(xing)選(xuan)擇(ze)的(de)文(wen)章(zhang)很(hen)多(duo)
，進(jin)行(xing)靜(jing)態(tai)時(shi)序(xu)驗(yan)證(zheng)的(de)工(gong)程(cheng)師(shi)們(men)可(ke)能(neng)已(yi)經(jing)注(zhu)意(yi)到(dao)
，盡(jin)管(guan)從(cong)器(qi)件(jian)數(shu)據(ju)表(biao)可(ke)以(yi)獲(huo)得(de)所(suo)有(you)的(de)數(shu)據(ju)，要(yao)建(jian)立(li)一(yi)個(ge)模(mo)型(xing)仍(reng)然(ran)很(hen)困(kun)難(nan)。SI仿真模型正好相反，模型的建立容易，但是模型數據卻很難獲得。本質上，SI模型數據唯一的可靠來源是IC供貨商
，他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體
，但是IBIS模型的建立及其品質的保證卻成本高昂，IC供貨商對此投資仍然需要市場需求的推動作用，而電路板製造商可能是唯一的需方市場。